LMK04906
- Ultralow RMS Jitter
Performance
- 100-fs RMS Jitter (12 kHz to 20 MHz)
- 123-fs RMS Jitter (100 Hz to 20 MHz)
- Dual Loop
PLLatinum™ PLL
Architecture
- PLL1
- Integrated Low-Noise Crystal Oscillator Circuit
- Holdover Mode when Input Clocks are
Lost
- Automatic or Manual Triggering/Recovery
- PLL2
- Normalized [1 Hz] PLL Noise Floor of –227 dBc/Hz
- Phase Detector Rate up to 155 MHz
- OSCin Frequency-doubler
- Integrated Low-Noise VCO
- PLL1
- 3 Redundant Input
Clocks with LOS
- Automatic and Manual Switch-Over Modes
- 50% Duty Cycle Output Divides, 1 to 1045 (Even and Odd)
- LVPECL, LVDS, or LVCMOS Programmable Outputs
- Precision Digital Delay, Fixed or Dynamically Adjustable
- 25-ps Step Analog Delay Control.
- 6 Differential
Outputs. Up to 12 Single Ended.
- Up to 5 VCXO/Crystal Buffered Outputs
- Clock Rates of up to 2600 MHz
- 0-Delay Mode
- Three Default Clock Outputs at Power Up
- Multi-mode: Dual PLL, Single PLL, and Clock Distribution
- Industrial Temperature Range: –40 to 85 °C
- 3.15-V to 3.45-V Operation
- Package: 64-Pin WQFN (9 mm × 9 mm × 0.8 mm)
The LMK04906 is the industry’s highest performance clock jitter attenuator with superior clock jitter cleaning, generation, and distribution with advanced features to meet high performance timing application needs.
The LMK04906 accepts 3 clock inputs ranging from 1 kHz to 500 MHz and generates 6 unique clock output frequencies ranging from 284 kHz to 2.6 GHz. The LMK04906 can also buffer a crystal or VCXO to generate a 7th unique clock frequency.
The device provides virtually all frequency translation combinations required for SONET, Ethernet, Fibre Channel and multi-mode Wireless Base Stations.
The LMK04906 input clock frequency and clock multiplication ratio are programmable through a SPI interface.
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | LMK04906 Ultralow Noise Clock Jitter Cleaner and Multiplier With 6 Programmable Outputs データシート (Rev. F) | PDF | HTML | 2017/08/11 | ||
| アプリケーション・ノート | Using the LMK0480x/LMK04906 for Hitless Switching and Holdover | 2013/07/12 | ||||
| アプリケーション・ノート | AN-1939 Crystal Based Oscillator Design with the LMK04000 Family (Rev. A) | 2013/04/26 | ||||
| 設計ガイド | Clock Conditioner Owner's Manual | 2006/11/10 |
設計と開発
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。
LMK04906BEVAL — 3 入力、7 出力、クロック・ジッタ・クリーナ、デュアル・カスケード接続 PLL および内蔵 2.5GHz VCO 付
The LMK04906 is the industry's highest performance clock conditioner with superior clock jitter cleaning, generation, and distribution with advanced features to meet next generation system requirements. The dual loop PLLatinum™ architecture enables 111 fs rms jitter (12 kHz to 20 MHz) using a low (...)
CODELOADER — CodeLoader Device Register Programming v4.19.0
The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.
Which software do I use?
Product | (...) |
CLOCKDESIGNTOOL — Clock Design Tool Software
このクロック設計ツール ソフトウェアは、部品の選定、ループ フィルタ設計、タイミング デバイス ソリューションのシミュレーションに役立ちます。目的の出力周波数とリファレンス周波数 (オプション) を入力すると、このツールは指定した要件、分周値、ジッタを最小化する推奨ループ フィルタを満たす TI デバイスを提示します。
CLOCKDESIGNTOOL のチュートリアル ビデオ
どのソフトウェアを使用すればよいですか？
製品 | ループ (...) |
CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング ソフトウェア
Clock tree architect はクロック ツリーの合成ツールであり、開発中システムの要件に基づいてクロック ツリー ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム レベルのマルチチップ クロック供給ソリューションを生成します。
PLLATINUMSIM-SW — PLL ループ フィルタ、位相ノイズ、ロック時間、スプア シミュレーション ツール
PLLATINUMSIM-SW は、開発ユーザーが TI の各種 PLLatinum™ IC の詳細な設計とシミュレーションを行うためのシミュレーション ツールです。これらの IC は LMX シリーズのフェーズ ロック ループ (PLL) とシンセサイザを搭載しています。
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| WQFN (NKD) | 64 | Ultra Librarian |
購入と品質
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。