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CDCLVD1204

AKTIV

Jitterarmer 1:4-Universal-auf-LVDS-Puffer mit zwei auswählbaren Eingängen

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CDCLVD1204

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Produktdetails

Number of outputs 4 Additive RMS jitter (typ) (fs) 171 Core supply voltage (V) 2.5 Output supply voltage (V) 2.5 Output skew (ps) 20 Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVDS Input type LVCMOS, LVDS, LVPECL
Number of outputs 4 Additive RMS jitter (typ) (fs) 171 Core supply voltage (V) 2.5 Output supply voltage (V) 2.5 Output skew (ps) 20 Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVDS Input type LVCMOS, LVDS, LVPECL
VQFN (RGT) 16 9 mm² (3 mm × 3 mm)
  • 2:4 differential buffer
  • Low additive jitter: <300fs RMS in 10kHz to 20MHz
  • Low output skew of 20ps (maximum)
  • Universal inputs accept LVDS, LVPECL, and LVCMOS
  • Selectable clock inputs through control pin
  • 4 LVDS outputs, ANSI EIA/TIA-644A standard compatible
  • Clock frequency: up to 800MHz
  • Device power supply: 2.375V to 2.625V
  • LVDS reference voltage, VAC_REF, available for capacitive coupled inputs
  • Industrial temperature range: –40°C to 85°C
  • Packaged in 3mm × 3mm, 16-Pin VQFN (RGT)
  • ESD protection exceeds 3kV HBM, 1kV CDM
  • 2:4 differential buffer
  • Low additive jitter: <300fs RMS in 10kHz to 20MHz
  • Low output skew of 20ps (maximum)
  • Universal inputs accept LVDS, LVPECL, and LVCMOS
  • Selectable clock inputs through control pin
  • 4 LVDS outputs, ANSI EIA/TIA-644A standard compatible
  • Clock frequency: up to 800MHz
  • Device power supply: 2.375V to 2.625V
  • LVDS reference voltage, VAC_REF, available for capacitive coupled inputs
  • Industrial temperature range: –40°C to 85°C
  • Packaged in 3mm × 3mm, 16-Pin VQFN (RGT)
  • ESD protection exceeds 3kV HBM, 1kV CDM

The CDCLVD1204 clock buffer distributes one of two selectable clock inputs (IN0 and IN1) to 4 pairs of differential LVDS clock outputs (OUT0 through OUT3) with minimum skew for clock distribution. The CDCLVD1204 can accept two clock sources into an input multiplexer. The inputs can either be LVDS, LVPECL, or LVCMOS.

The CDCLVD1204 is specifically designed for driving 50Ω transmission lines. In case of driving the inputs in single ended mode, the appropriate bias voltage, VAC_REF, must be applied to the unused negative input pin.

The IN_SEL pin selects the input which is routed to the outputs. If this pin is left open, it disables the outputs (static). The part supports a fail safe function. The device incorporates an input hysteresis which prevents random oscillation of the outputs in the absence of an input signal.

The device operates in 2.5V supply environment and is characterized from –40°C to 85°C (ambient temperature). The CDCLVD1204 is packaged in small, 16-pin, 3mm × 3mm VQFN package.

The CDCLVD1204 clock buffer distributes one of two selectable clock inputs (IN0 and IN1) to 4 pairs of differential LVDS clock outputs (OUT0 through OUT3) with minimum skew for clock distribution. The CDCLVD1204 can accept two clock sources into an input multiplexer. The inputs can either be LVDS, LVPECL, or LVCMOS.

The CDCLVD1204 is specifically designed for driving 50Ω transmission lines. In case of driving the inputs in single ended mode, the appropriate bias voltage, VAC_REF, must be applied to the unused negative input pin.

The IN_SEL pin selects the input which is routed to the outputs. If this pin is left open, it disables the outputs (static). The part supports a fail safe function. The device incorporates an input hysteresis which prevents random oscillation of the outputs in the absence of an input signal.

The device operates in 2.5V supply environment and is characterized from –40°C to 85°C (ambient temperature). The CDCLVD1204 is packaged in small, 16-pin, 3mm × 3mm VQFN package.
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Technische Dokumentation

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Top-Dokumentation Typ Titel Format-Optionen Neueste englische Version herunterladen Datum
* Datenblatt CDCLVD1204 2:4 Low Additive Jitter LVDS Buffer datasheet (Rev. C) PDF | HTML 14.05.2026
Anwendungshinweis Sine to Square Wave Conversion Using Clock Buffers PDF | HTML 03.09.2024
Anwendungshinweis Clocking Design Guidelines: Unused Pins 19.11.2015
Benutzerhandbuch Low-Additive Jitter, Four LVDS Outputs Clock Buffer Evaluation Board 14.06.2010

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

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Vorrätig
Limit:
??asset.out-of-stock-ti_de_DE??
Nicht verfügbar
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SLLM089B.ZIP (14 KB) - IBIS-Modell
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