Produktdetails

Number of outputs 11 Additive RMS jitter (typ) (fs) 51 Core supply voltage (V) 3.3 Output supply voltage (V) 2.5, 3.3 Output skew (ps) 50 Operating temperature range (°C) -40 to 85 Rating Catalog Output type HCSL, LVDS, LVPECL Input type CML, HCSL, HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, XTAL
Number of outputs 11 Additive RMS jitter (typ) (fs) 51 Core supply voltage (V) 3.3 Output supply voltage (V) 2.5, 3.3 Output skew (ps) 50 Operating temperature range (°C) -40 to 85 Rating Catalog Output type HCSL, LVDS, LVPECL Input type CML, HCSL, HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, XTAL
WQFN (RHS) 48 49 mm² 7 x 7
  • 3:1 input multiplexer
    • Two universal inputs operate up to 3.1GHz and accept lvpecl, lvds, cml, sstl, hstl, hcsl, or single-ended clocks
    • One crystal input accepts 10MHz to 40Mhz crystal or single-ended clock
  • Two banks with five differential outputs each
    • LVPECL, LVDS, HCSL, or Hi-Z (selectable per bank)
    • LVPECL additive jitter with LMK03806 clock source at 156.25MHz:
      • 20 fs RMS (10kHz to 1MHz)
      • 51 fs RMS (12kHz to 20MHz)
  • Frequency range:
    • LVPECL (DC to 3100MHz)
    • LVDS (DC to 2100MHz)
    • HCSL (DC to 800MHz)
    • LVCMOS (DC to 250MHz)
  • Additive RMS Jitter after PCIe Filters:
    • Gen 7: 9.38fs (LVPECL), 10.1fs (HCSL), 12.6fs (LVDS) (maxima)
    • Gen 6: 13.4fs (LVPECL), 14.3fs (HCSL), 18.0fs (LVDS) (maxima)
    • Gen 5: 21.8fs (LVPECL), 23.6fs (HCSL), 30.3fs (LVDS) (maxima)
  • High PSRR: –65dBc (LVPECL) and –76dBc (LVDS) at 156.25MHz
  • LVCMOS output with synchronous enable input
  • Pin-controlled configuration
  • VCC core supply: 3.3V ± 5%
  • Three independent VCCO output supplies: 3.3V or 2.5V ± 5%
  • Industrial temperature range: –40°C to +85°C
  • 3:1 input multiplexer
    • Two universal inputs operate up to 3.1GHz and accept lvpecl, lvds, cml, sstl, hstl, hcsl, or single-ended clocks
    • One crystal input accepts 10MHz to 40Mhz crystal or single-ended clock
  • Two banks with five differential outputs each
    • LVPECL, LVDS, HCSL, or Hi-Z (selectable per bank)
    • LVPECL additive jitter with LMK03806 clock source at 156.25MHz:
      • 20 fs RMS (10kHz to 1MHz)
      • 51 fs RMS (12kHz to 20MHz)
  • Frequency range:
    • LVPECL (DC to 3100MHz)
    • LVDS (DC to 2100MHz)
    • HCSL (DC to 800MHz)
    • LVCMOS (DC to 250MHz)
  • Additive RMS Jitter after PCIe Filters:
    • Gen 7: 9.38fs (LVPECL), 10.1fs (HCSL), 12.6fs (LVDS) (maxima)
    • Gen 6: 13.4fs (LVPECL), 14.3fs (HCSL), 18.0fs (LVDS) (maxima)
    • Gen 5: 21.8fs (LVPECL), 23.6fs (HCSL), 30.3fs (LVDS) (maxima)
  • High PSRR: –65dBc (LVPECL) and –76dBc (LVDS) at 156.25MHz
  • LVCMOS output with synchronous enable input
  • Pin-controlled configuration
  • VCC core supply: 3.3V ± 5%
  • Three independent VCCO output supplies: 3.3V or 2.5V ± 5%
  • Industrial temperature range: –40°C to +85°C

The LMK00301 is a 3GHz, 10-output differential fanout buffer intended for high-frequency, low-jitter clock and data distribution, and level translation. The input clock can be selected from two universal inputs or one crystal input. The selected input clock is distributed to two banks of five differential outputs and one LVCMOS output. Both differential output banks can be independently configured as LVPECL, LVDS, or HCSL drivers, or disabled. The LVCMOS output has a synchronous enable input for runt-pulse-free operation when enabled or disabled. The LMK00301 operates from a 3.3V core supply and three independent 3.3V or 2.5V output supplies.

The LMK00301 provides high performance, versatility, and power efficiency, making the device designed for replacing fixed-output buffer devices while increasing timing margin in the system. The LMK00301 offers a design spin, the LMK00301A, that does not have power supply sequencing requirements between the core and output supply domains.

The LMK00301 is a 3GHz, 10-output differential fanout buffer intended for high-frequency, low-jitter clock and data distribution, and level translation. The input clock can be selected from two universal inputs or one crystal input. The selected input clock is distributed to two banks of five differential outputs and one LVCMOS output. Both differential output banks can be independently configured as LVPECL, LVDS, or HCSL drivers, or disabled. The LVCMOS output has a synchronous enable input for runt-pulse-free operation when enabled or disabled. The LMK00301 operates from a 3.3V core supply and three independent 3.3V or 2.5V output supplies.

The LMK00301 provides high performance, versatility, and power efficiency, making the device designed for replacing fixed-output buffer devices while increasing timing margin in the system. The LMK00301 offers a design spin, the LMK00301A, that does not have power supply sequencing requirements between the core and output supply domains.

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Technische Dokumentation

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Application note Sine to Square Wave Conversion Using Clock Buffers PDF | HTML 03 Sep 2024
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Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

LMK00301EVAL — LMK00301-Evaluierungsplatine

The LMK00301 Evaluation Board allows functional and performance verification of the LMK00301 high-performance 1:10 differential fanout buffer device.

Benutzerhandbuch: PDF
Support-Software

CLOCKDESIGNTOOL Clock Design Tool Software

The Clock Design Tool software helps with part selection, loop filter design and simulation of timing device solutions. When you enter desired output frequencies and a reference frequency (optional), the tool provides TI devices to meet the specified requirements, divider values and a recommended (...)

Unterstützte Produkte und Hardware

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Simulationsmodell

LMK00301 IBIS Model (Rev. B)

SNAM031B.ZIP (118 KB) - IBIS Model
Designtool

CLOCK-TREE-ARCHITECT — Programmiersoftware Clock Tree Architect

Der Taktbaum-Architekt ist ein Taktbaum-Synthesetool, das Ihren Designprozess optimiert, indem es Taktbaumlösungen auf der Grundlage Ihrer Systemanforderungen erzeugt. Das Tool zieht Daten aus einer umfangreichen Datenbank von Taktgeberprodukten, um eine Multi-Chip-Taktlösung auf Systemebene zu (...)
Designtool

PLLATINUMSIM-SW PLL loop filter, phase noise, lock time, and spur simulation tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

Unterstützte Produkte und Hardware

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Download-Optionen
Simulationstool

PSPICE-FOR-TI — PSpice® für TI Design-und Simulationstool

PSpice® für TI ist eine Design- und Simulationsumgebung, welche Sie dabei unterstützt, die Funktionalität analoger Schaltungen zu evaluieren. Diese Design- und Simulationssuite mit vollem Funktionsumfang verwendet eine analoge Analyse-Engine von Cadence®. PSpice für TI ist kostenlos erhältlich und (...)
Gehäuse Pins CAD-Symbole, Footprints und 3D-Modelle
WQFN (RHS) 48 Ultra Librarian

Bestellen & Qualität

Beinhaltete Information:
  • RoHS
  • REACH
  • Bausteinkennzeichnung
  • Blei-Finish/Ball-Material
  • MSL-Rating / Spitzenrückfluss
  • MTBF-/FIT-Schätzungen
  • Materialinhalt
  • Qualifikationszusammenfassung
  • Kontinuierliches Zuverlässigkeitsmonitoring
Beinhaltete Information:
  • Werksstandort
  • Montagestandort

Empfohlene Produkte können Parameter, Evaluierungsmodule oder Referenzdesigns zu diesem TI-Produkt beinhalten.

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