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LMK1D2104L

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LVDS-Puffer, 2 Bänke, 4 Kanäle, 1,8 V, 2,5 V und 3,3 V, mit 0,7 V Gleichtaktoption am Ausgang

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Datenblatt

LMK1D2104L

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Produktdetails

Number of outputs 4 Additive RMS jitter (typ) (fs) 5 Core supply voltage (V) 1.8, 2.5, 3.3 Output supply voltage (V) 1.8, 2.5, 3.3 Output skew (ps) 20 Operating temperature range (°C) -40 to 105 Rating Catalog Output type LVDS Input type Universal input
Number of outputs 4 Additive RMS jitter (typ) (fs) 5 Core supply voltage (V) 1.8, 2.5, 3.3 Output supply voltage (V) 1.8, 2.5, 3.3 Output skew (ps) 20 Operating temperature range (°C) -40 to 105 Rating Catalog Output type LVDS Input type Universal input
VQFN (RHD) 28 25 mm² (5 mm × 5 mm)
  • High-performance LVDS clock buffer family: up to 2GHz
    • Dual 1:2 differential buffer
    • Dual 1:4 differential buffer
    • Dual 1:6 differential buffer
    • Dual 1:8 differential buffer
  • Supply voltage: 1.71V to 3.465V
  • Dual output common mode voltage operation:
    • Output common mode voltage: 0.7V at 1.8V supply voltage.
    • Output common mode voltage: 1.2V at 2.5V/3.3V supply voltage
  • Low additive jitter:
    • < 17fs RMS typical in 12kHz to 20MHz at 1250.25MHz
    • < 22fs RMS typical in 12kHz to 20MHz at 625MHz
    • < 60fs RMS maximum in 12kHz to 20MHz at 156.25MHz
    • Very low phase noise floor: -164dBc/Hz (typical at 156.25MHz)
  • Very low propagation delay: < 575ps maximum
  • Output skew:
    • 15ps maximum (LMK1D2102, LMK1D2104)
    • 20ps maximum (LMK1D2106, LMK1D2106)
  • Part to Part skew: 150ps
  • High-swing LVDS (boosted mode): 500mV VOD typical when AMP_SELA, AMP_SELB= Floating
  • Bank enable/disable using AMP_SELA and AMP_SELB
  • Fail-safe input operation
  • Universal inputs accept LVDS, LVPECL, LVCMOS, HCSL and CML signal levels
  • LVDS reference voltage, VAC_REF, available for capacitive-coupled inputs
  • Extended industrial temperature range: –40°C to 105°C
  • High-performance LVDS clock buffer family: up to 2GHz
    • Dual 1:2 differential buffer
    • Dual 1:4 differential buffer
    • Dual 1:6 differential buffer
    • Dual 1:8 differential buffer
  • Supply voltage: 1.71V to 3.465V
  • Dual output common mode voltage operation:
    • Output common mode voltage: 0.7V at 1.8V supply voltage.
    • Output common mode voltage: 1.2V at 2.5V/3.3V supply voltage
  • Low additive jitter:
    • < 17fs RMS typical in 12kHz to 20MHz at 1250.25MHz
    • < 22fs RMS typical in 12kHz to 20MHz at 625MHz
    • < 60fs RMS maximum in 12kHz to 20MHz at 156.25MHz
    • Very low phase noise floor: -164dBc/Hz (typical at 156.25MHz)
  • Very low propagation delay: < 575ps maximum
  • Output skew:
    • 15ps maximum (LMK1D2102, LMK1D2104)
    • 20ps maximum (LMK1D2106, LMK1D2106)
  • Part to Part skew: 150ps
  • High-swing LVDS (boosted mode): 500mV VOD typical when AMP_SELA, AMP_SELB= Floating
  • Bank enable/disable using AMP_SELA and AMP_SELB
  • Fail-safe input operation
  • Universal inputs accept LVDS, LVPECL, LVCMOS, HCSL and CML signal levels
  • LVDS reference voltage, VAC_REF, available for capacitive-coupled inputs
  • Extended industrial temperature range: –40°C to 105°C

The LMK1D210xL is a low noise dual clock buffer which distributes one input to a maximum of 2 (LMK1D2102L), 4 (LMK1D2104L), 6 (LMK1D2106L) or 8 (LMK1D2108L) LVDS outputs. The inputs can either be LVDS, LVPECL, HCSL, CML, or LVCMOS.

The LMK1D210xL is specifically designed for driving 50Ω transmission lines. When driving inputs in single-ended mode, apply the appropriate bias voltage to the unused negative input pin (see Figure 8-8).

LMK1D210xL buffer offers two output common mode operation (0.7V and 1.2V) for different operating supply. The device provides flexibility in design for DC-coupled mode applications.

AMP_SELA / AMP_SELB control pin can be used to select different output amplitude LVDS (350mV) or boosted LVDS (500mV). In addition to amplitude selection, outputs can be disabled using the same pin.

The part also supports Fail-Safe Input function for clock and digital input pins. The device further incorporates an input hysteresis which prevents random oscillation of the outputs in the absence of an input signal.

The LMK1D210xL is a low noise dual clock buffer which distributes one input to a maximum of 2 (LMK1D2102L), 4 (LMK1D2104L), 6 (LMK1D2106L) or 8 (LMK1D2108L) LVDS outputs. The inputs can either be LVDS, LVPECL, HCSL, CML, or LVCMOS.

The LMK1D210xL is specifically designed for driving 50Ω transmission lines. When driving inputs in single-ended mode, apply the appropriate bias voltage to the unused negative input pin (see Figure 8-8).

LMK1D210xL buffer offers two output common mode operation (0.7V and 1.2V) for different operating supply. The device provides flexibility in design for DC-coupled mode applications.

AMP_SELA / AMP_SELB control pin can be used to select different output amplitude LVDS (350mV) or boosted LVDS (500mV). In addition to amplitude selection, outputs can be disabled using the same pin.

The part also supports Fail-Safe Input function for clock and digital input pins. The device further incorporates an input hysteresis which prevents random oscillation of the outputs in the absence of an input signal.
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Technische Dokumentation

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* Datenblatt LMK1D210xL Ultra Low Additive Jitter LVDS Buffer datasheet (Rev. A) PDF | HTML 11.11.2024

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

LMK1D1208EVM — LMK1D1208-Evaluierungsmodul für jitterarmen 2:8 LVDS-Auffächerungspuffer

Der LMK1D1208 ist ein hochleistungsfähiger LVDS-Taktpuffer mit geringem additiven Jitter und zwei differenziellen Eingängen sowie acht LVDS-Ausgängen. Dieses Evaluierungsmodul (EVM) dient dazu, die elektrische Leistung des LMK1D1208 zu demonstrieren. Dieses EVM kann auch zur Evaluierung anderer (...)
Benutzerhandbuch: PDF | HTML
Unterstützte Produkte und Hardware
Vorrätig
Limit:
??asset.out-of-stock-ti_de_DE??
Nicht verfügbar
Simulationsmodell

LMK1DXX_L IBIS Model

SNAM296.ZIP (66 KB) - IBIS-Modell
Unterstützte Produkte und Hardware
Designtool

PLLATINUMSIM-SW — PLL-Schleifenfilter, Phasenrauschen, Sperrzeit und Spur-Simulationstool

PLLATINUMSIM-SW ist ein Simulationstool, mit dem Benutzer detaillierte Designs und Simulationen unserer integrierten PLLatinum™-Schaltkreisen erstellen können, einschließlich der LMX-Serie von phasenverriegelten Schleifen (PLLs) und Synthesizern.

Unterstützte Produkte und Hardware
Gehäuse Pins CAD-Symbole, Footprints und 3D-Modelle
VQFN (RHD) 28 Ultra Librarian
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