JAJSW88B March   2025  – November 2025

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      11
      2.      12
    3. 5.3 信号の説明
      1.      14
      2. 5.3.1  ADC
        1. 5.3.1.1 メイン ドメイン
          1.        17
      3. 5.3.2  CPSW3G
        1. 5.3.2.1 メイン ドメイン
          1.        20
          2.        21
          3.        22
          4.        23
      4. 5.3.3  CPTS
        1. 5.3.3.1 メイン ドメイン
          1.        26
      5. 5.3.4  DDRSS
        1. 5.3.4.1 メイン ドメイン
          1.        29
      6. 5.3.5  DSI
        1. 5.3.5.1 メイン ドメイン
          1.        32
      7. 5.3.6  DSS
        1. 5.3.6.1 メイン ドメイン
          1.        35
      8. 5.3.7  ECAP
        1. 5.3.7.1 メイン ドメイン
          1.        38
          2.        39
          3.        40
      9. 5.3.8  エミュレーションおよびデバッグ
        1. 5.3.8.1 メイン ドメイン
          1.        43
        2. 5.3.8.2 WKUP ドメイン
          1.        45
      10. 5.3.9  EPWM
        1. 5.3.9.1 メイン ドメイン
          1.        48
          2.        49
          3.        50
          4.        51
      11. 5.3.10 EQEP
        1. 5.3.10.1 メイン ドメイン
          1.        54
          2.        55
          3.        56
      12. 5.3.11 GPIO
        1. 5.3.11.1 メイン ドメイン
          1.        59
        2. 5.3.11.2 WKUP ドメイン
          1.        61
      13. 5.3.12 GPMC
        1. 5.3.12.1 メイン ドメイン
          1.        64
      14. 5.3.13 I2C
        1. 5.3.13.1 メイン ドメイン
          1.        67
          2.        68
          3.        69
          4.        70
        2. 5.3.13.2 WKUP ドメイン
          1.        72
      15. 5.3.14 MCAN
        1. 5.3.14.1 メイン ドメイン
          1.        75
          2.        76
          3.        77
      16. 5.3.15 MCASP
        1. 5.3.15.1 メイン ドメイン
          1.        80
          2.        81
          3.        82
      17. 5.3.16 MCSPI
        1. 5.3.16.1 メイン ドメイン
          1.        85
          2.        86
          3.        87
          4.        88
      18. 5.3.17 MDIO
        1. 5.3.17.1 メイン ドメイン
          1.        91
      19. 5.3.18 MMC
        1. 5.3.18.1 メイン ドメイン
          1.        94
          2.        95
          3.        96
      20. 5.3.19 OSPI
        1. 5.3.19.1 メイン ドメイン
          1.        99
      21. 5.3.20 電源
        1.       101
      22. 5.3.21 予約済み
        1.       103
      23. 5.3.22 システム、その他
        1. 5.3.22.1 ブート モードの構成
          1. 5.3.22.1.1 メイン ドメイン
            1.         107
        2. 5.3.22.2 クロック
          1. 5.3.22.2.1 RTC ドメイン
            1.         110
          2. 5.3.22.2.2 WKUP ドメイン
            1.         112
        3. 5.3.22.3 システム
          1. 5.3.22.3.1 メイン ドメイン
            1.         115
          2. 5.3.22.3.2 RTC ドメイン
            1.         117
          3. 5.3.22.3.3 WKUP ドメイン
            1.         119
      24. 5.3.23 TIMER
        1. 5.3.23.1 メイン ドメイン
          1.        122
        2. 5.3.23.2 WKUP ドメイン
          1.        124
      25. 5.3.24 UART
        1. 5.3.24.1 メイン ドメイン
          1.        127
          2.        128
          3.        129
          4.        130
          5.        131
          6.        132
          7.        133
        2. 5.3.24.2 WKUP ドメイン
          1.        135
      26. 5.3.25 USB
        1. 5.3.25.1 メイン ドメイン
          1.        138
          2.        139
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  電源投入時間 (POH)
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  消費電力の概略
    7. 6.7  電気的特性
      1. 6.7.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.7.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.7.3  高周波発振器 (HFOSC) の電気的特性
      4. 6.7.4  低周波数発振器 (LFXOSC) の電気的特性
      5. 6.7.5  SDIO の電気的特性
      6. 6.7.6  LVCMOS の電気的特性
      7. 6.7.7  1P8-LVCMOS の電気的特性
      8. 6.7.8  RTC-LVCMOS の電気的特性
      9. 6.7.9  ADC の電気的特性
      10. 6.7.10 DSI (D-PHY) の電気的特性
      11. 6.7.11 USB2PHY の電気的特性
      12. 6.7.12 DDR の電気的特性
    8. 6.8  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.8.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.8.2 ハードウェア要件
      3. 6.8.3 プログラミング シーケンス
      4. 6.8.4 ハードウェア保証への影響
    9. 6.9  熱抵抗特性
      1. 6.9.1 ANB パッケージの熱抵抗特性
    10. 6.10 温度センサの特性
    11. 6.11 タイミングおよびスイッチング特性
      1. 6.11.1 タイミング パラメータおよび情報
      2. 6.11.2 電源要件
        1. 6.11.2.1 電源スルーレートの要件
        2. 6.11.2.2 電源シーケンス
          1. 6.11.2.2.1 低消費電力モードのシーケンスなし
          2. 6.11.2.2.2 RTCのみの低消費電力モードシーケンス
          3. 6.11.2.2.3 RTC + IO + DDR低消費電力モードのシーケンス
      3. 6.11.3 システムのタイミング
        1. 6.11.3.1 リセット タイミング
        2. 6.11.3.2 クロックのタイミング
      4. 6.11.4 クロック仕様
        1. 6.11.4.1 入力クロック / 発振器
          1. 6.11.4.1.1 WKUP_OSC0 内部発振器クロック ソース
            1. 6.11.4.1.1.1 負荷容量
            2. 6.11.4.1.1.2 シャント容量
          2. 6.11.4.1.2 WKUP_OSC0 LVCMOS デジタル クロック ソース
          3. 6.11.4.1.3 LFOSC0 内部発振器クロック ソース
          4. 6.11.4.1.4 LFOSC0 LVCMOS デジタル クロック ソース
          5. 6.11.4.1.5 LFOSC0 を使用しない場合
        2. 6.11.4.2 出力クロック
        3. 6.11.4.3 PLL
        4. 6.11.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.11.5 ペリフェラル
        1. 6.11.5.1  CPSW3G
          1. 6.11.5.1.1 CPSW3G MDIO のタイミング
          2. 6.11.5.1.2 CPSW3G RMII のタイミング
          3. 6.11.5.1.3 CPSW3G RGMII のタイミング
        2. 6.11.5.2  CPTS
        3. 6.11.5.3  DDRSS
        4. 6.11.5.4  DSI
        5. 6.11.5.5  DSS
        6. 6.11.5.6  ECAP
        7. 6.11.5.7  エミュレーションおよびデバッグ
          1. 6.11.5.7.1 トレース
          2. 6.11.5.7.2 JTAG
        8. 6.11.5.8  EPWM
        9. 6.11.5.9  EQEP
        10. 6.11.5.10 GPIO
        11. 6.11.5.11 GPMC
          1. 6.11.5.11.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.11.5.11.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.11.5.11.3 GPMC および NAND フラッシュ — 非同期モード
        12. 6.11.5.12 I2C
        13. 6.11.5.13 MCAN
        14. 6.11.5.14 MCASP
        15. 6.11.5.15 MCSPI
          1. 6.11.5.15.1 MCSPI — コントローラ モード
          2. 6.11.5.15.2 MCSPI — ペリフェラル モード
        16. 6.11.5.16 MMCSD
          1. 6.11.5.16.1 MMC0 - eMMC/SD/ SDIO インターフェイス
            1. 6.11.5.16.1.1  レガシー SDR モード
            2. 6.11.5.16.1.2  高速 SDR モード
            3. 6.11.5.16.1.3  高速 DDR モード
            4. 6.11.5.16.1.4  HS200 モード
            5. 6.11.5.16.1.5  デフォルト速度モード
            6. 6.11.5.16.1.6  高速モード
            7. 6.11.5.16.1.7  UHS–I SDR12 モード
            8. 6.11.5.16.1.8  UHS–I SDR25 モード
            9. 6.11.5.16.1.9  UHS–I SDR50 モード
            10. 6.11.5.16.1.10 UHS–I DDR50 モード
            11. 6.11.5.16.1.11 UHS–I SDR104 モード
          2. 6.11.5.16.2 MMC1/MMC2 - SD/SDIO インターフェイス
            1. 6.11.5.16.2.1 デフォルト速度モード
            2. 6.11.5.16.2.2 高速モード
            3. 6.11.5.16.2.3 UHS–I SDR12 モード
            4. 6.11.5.16.2.4 UHS–I SDR25 モード
            5. 6.11.5.16.2.5 UHS–I SDR50 モード
            6. 6.11.5.16.2.6 UHS–I DDR50 モード
            7. 6.11.5.16.2.7 UHS–I SDR104 モード
        17. 6.11.5.17 OSPI
          1. 6.11.5.17.1 OSPI0 PHY モード
            1. 6.11.5.17.1.1 PHY データ トレーニング付き OSPI0
            2. 6.11.5.17.1.2 データ トレーニングなし OSPI0
              1. 6.11.5.17.1.2.1 OSPI0 PHY SDR のタイミング
          2. 6.11.5.17.2 OSPI0 タップ モード
            1. 6.11.5.17.2.1 OSPI0 タップ SDR のタイミング
            2. 6.11.5.17.2.2 OSPI0 タップ DDR のタイミング
        18. 6.11.5.18 タイマ
        19. 6.11.5.19 UART
        20. 6.11.5.20 USB
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-A53 サブシステム (A53SS)
    3. 7.3 その他のサブシステム
      1. 7.3.1 データ移動サブシステム (DMSS：Data Movement Subsystem)
      2. 7.3.2 ペリフェラル DMA コントローラ (PDMA)
    4. 7.4 ペリフェラル
      1. 7.4.1  ADC
      2. 7.4.2  ギガビット イーサネット スイッチ (CPSW3G)
      3. 7.4.3  DDR サブシステム (DDRSS)
      4. 7.4.4  ディスプレイ サブシステム (DSS)
      5. 7.4.5  拡張キャプチャ (ECAP)
      6. 7.4.6  エラー特定モジュール (ELM)
      7. 7.4.7  拡張パルス幅変調 (EPWM)
      8. 7.4.8  拡張直交エンコーダ パルス (eQEP)
      9. 7.4.9  汎用インターフェイス (GPIO)
      10. 7.4.10 汎用メモリ コントローラ (GPMC)
      11. 7.4.11 グローバル時間ベース カウンタ (GTC)
      12. 7.4.12 I2C (Inter-Integrated Circuit)
      13. 7.4.13 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      14. 7.4.14 マルチチャネル オーディオ シリアル ポート (MCASP)
      15. 7.4.15 マルチチャネル シリアル ペリフェラル インターフェイス (MCSPI)
      16. 7.4.16 マルチメディア カード セキュア デジタル (MMCSD)
      17. 7.4.17 オクタル シリアル ペリフェラル インターフェイス (OSPI)
      18. 7.4.18 タイマ
      19. 7.4.19 リアルタイム クロック (RTC)
      20. 7.4.20 UART (ユニバーサル非同期レシーバ / トランスミッタ)
      21. 7.4.21 ユニバーサル シリアル バス サブシステム (USBSS)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源の設計
        2. 8.1.1.2 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 DDR 基板の設計およびレイアウトのガイドライン
      2. 8.2.2 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.2.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.2.2 外部ボードのループバック
        3. 8.2.2.3 DQS (オクタル SPI デバイスでのみ使用可能)
      3. 8.2.3 USB VBUS 設計ガイドライン
      4. 8.2.4 高速差動信号のルーティング ガイド
      5. 8.2.5 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11.   改訂履歴
  12. 10メカニカル、パッケージ、および注文情報
    1. 10.1 パッケージ情報

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ANB|373
サーマルパッド・メカニカル・データ

1 特長

プロセッサ コア：

  • デュアル 64 ビット Arm®Cortex®-A53 マイクロプロセッサ サブシステム、最大 1.25GHz
    • 256KB L2キャッシュ搭載のデュアルコアCortex-A53
    • 各 A53 コアに、32KB L1 D キャッシュと 32KB L1 I キャッシュ

メモリ サブシステム：

  • 160KB のオンチップ SRAM (OCSRAM)
  • DDR サブシステム (DDRSS)
    • LPDDR4、DDR4 メモリ タイプをサポート
    • 16ビット データ バス
    • 最大 1600MT/s の速度をサポート
    • DDR4 の最大アドレス範囲：4GB
    • LPDDR4 の最大アドレス範囲：2GB

マルチメディア：

  • ディスプレイ サブシステム
    • シングルディスプレイをサポート
    • 最大 1920x1080 @ 60fps
    • 独立したPLLによるサポート
    • MIPI® DSI (4 レーンDPHY) またはDPI (24 ビット RGB LVCMOS)

セキュリティ：

  • セキュア ブート対応
    • ハードウェアで強化された RoT (Root-of-Trust：信頼の基点)
    • バックアップ キーによる RoT の切り替えをサポート
    • テイクオーバー保護、IP 保護、ロールバック禁止保護のサポート
  • 信頼できる実行環境 (TEE) に対応
    • Arm TrustZone® をベースとする TEE
    • 分離用の広範なファイアウォール サポート
    • セキュアなウォッチドッグ / タイマ / IPC
    • セキュアなストレージのサポート
    • リプレイ保護メモリ ブロック (RPMB) のサポート
  • と専用セキュリティ DMA および IPC サブシステムの搭載により絶縁処理を実現した専用セキュリティ コントローラ
  • 暗号化アクセラレーションに対応
    • 受信データ ストリームに基づいてキーマテリアルを自動的に切り替えできるセッション認識暗号化エンジン
    • 暗号化コアをサポート
      • AES - 128/192/256 ビットのキー サイズ
      • SHA2 - 224/256/384/512 ビットのキー サイズ
      • DRBG と真性乱数発生器
      • セキュア ブート対応のため PKA (公開鍵アクセラレータ) により RSA/ECC 処理を支援
  • デバッグのセキュリティ
    • ソフトウェア制御によるセキュアなデバッグ アクセス
    • セキュリティ対応のデバッグ

高速インターフェイス：

  • 次の機能をサポートするイーサネット スイッチを内蔵 (合計 2 つの外部ポート)
    • RMII (10/100) または RGMII (10/100/1000)
    • IEEE1588 (Annex D、Annex E、Annex F と 802.1AS PTP)
    • Clause 45 MDIO PHY 管理
    • プライオリティ ベースのフロー制御
    • ALE エンジン (64 の分類子) に基づくパケット分類器
    • 時間に制約のあるネットワーク機能 (TSN) のサポート
    • H/W割り込みペーシング
    • ハードウェアの IP/UDP/TCP チェックサム オフロード
  • 2 つの USB 2.0 デュアルロール デバイス (DRD) サブシステム (USBSS)
    • USB ホストまたは USB デバイスとして構成可能なポート
    • USB デバイス：ハイスピード (480Mbps)、フルスピード (12Mbps)
    • USB ホスト：ハイスピード (480Mbps)、フルスピード (12Mbps)、ロースピード (1.5Mbps)
    • xHCI 1.1 互換

一般的な接続機能：

  • 8個のユニバーサル非同期レシーバ トランスミッタ (UART)
    • すべてのインスタンスが RTS および CTS フロー制御をサポート
    • RS-485 外部トランシーバ自動フロー制御をサポート
  • 4 個のシリアル ペリフェラル インターフェイス (SPI) コントローラ
  • 5 個の I2C (Inter-Integrated Circuit) ポート
  • 3 個のマルチチャネル オーディオ シリアル ポート(McASP)
    • 最高 50MHz の送受信クロック
    • 独立したTX およびRX クロックを備えた 3 個の McASP を通じた最大 4/6/16 本のシリアル データ ピン
    • 時分割多重化 (TDM)、IC 間サウンド (I2S)、および類似のフォーマットをサポート
    • デジタル オーディオ インターフェイス送信 (SPDIF、IEC60958-1、AES-3 フォーマット) をサポート
    • 送受信用 FIFO バッファ (256 バイト)
    • オーディオ リファレンス出力クロックのサポート
  • 3 個の拡張 PWM モジュール (ePWM)
  • 3 個の拡張直交エンコーダ パルス モジュール (eQEP)
  • 3 個の拡張キャプチャ モジュール (eCAP)
  • の汎用 I/O (GPIO)に、ほとんどの LVCMOS I/O を GPIO として設定-可能
    • 4個のバンクが、デュアル電圧（1.8V/3.3V）と他のシングル電圧（1.8V）LVCMOS I/Oバンクをサポート
  • 3 個のコントローラ エリア ネットワーク (CAN) モジュールを、オプションのCAN-FD でサポート
    • CAN プロトコル 2.0A、B、ISO 11898-1 に準拠
    • 完全な CAN FD のサポート (最大 64 データ バイト)
    • 最大速度：8Mbps
  • 1 個の 12 ビット A/D コンバータ (ADC)
    • 10ビットの 有効分解能（ENOB≅10）
    • 最大 2MSPS
    • 4個のアナログ入力（マルチプレクシング）

メディアおよびデータ ストレージ：

  • 2 つのマルチメディア カード / セキュア デジタル® (MMC/SD®) インターフェイス
    • 1 個の 8 ビット eMMC インターフェイス、最大速度 HS200
    • 2 個の 4 ビット SD/SDIO インターフェイス、最大 UHS-I
    • eMMC 5.1、SD 3.01、SDIO バージョン 3.0 に準拠
  • 最大 133MHz の 1 つの汎用メモリ コントローラ (GPMC)
    • フレキシブルな 8 ビットおよび 16 ビットの同期または非同期メモリインターフェイスと、最大4つのチップセレクト
    • 16 ビットの多重化アドレス/データ方式（AD、AAD）をサポート
    • BCH コードを使用して 4、8、または 16 ビット ECC をサポート
    • ハミング コードを使用して 1 ビット ECC をサポート
    • エラー特定モジュール (ELM)
  • DDR/SDR をサポートする OSPI/QSPI
    • シリアル NAND およびシリアル NOR フラッシュ デバイスをサポート
    • 4GBytes のメモリ アドレスをサポート

パワー マネージメント：

  • 自動クロックゲーティング、電力ゲーティング、動的周波数スケーリングなどのアクティブパワーマネージメント機能
  • 複数の低消費電力機能
  • 低消費電力モード
    • RTC のみ
    • RTC + IO + DDR
    • ディープスリープ
    • スタンバイ

ブート オプション：

  • UART
  • OSPI/QSPI フラッシュ
  • GPMC NAND フラッシュ
  • SD カード
  • eMMC
  • USB (ホスト) マス ストレージ
  • 外部ホストからの USB (デバイス) ブート (DFU モード)

テクノロジ / パッケージ：

  • 16-nm テクノロジ
  • 11.9mm × 11.9mm、0.5mm VCA、373 ピン FCCSP BGAパッケージ (ANB)