JAJSW88 データシート

JAJSW88A March 2025 – September 2025 AM62L

PRODUCTION DATA

1
1 特長
2 アプリケーション
3 説明
1. 3.1 機能ブロック図
4 デバイスの比較
1. 4.1 関連製品
5 端子構成および機能
1. 5.1 ピン配置図
2. 5.2 ピン属性
  1. 11
  2. 12
3. 5.3 信号の説明
  1. 14
  2. 5.3.1 ADC
    1. 5.3.1.1 メインドメイン
      1. 17
  3. 5.3.2 CPSW3G
    1. 5.3.2.1 メインドメイン
      1. 20
      2. 21
      3. 22
      4. 23
  4. 5.3.3 CPTS
    1. 5.3.3.1 メインドメイン
      1. 26
  5. 5.3.4 DDRSS
    1. 5.3.4.1 メインドメイン
      1. 29
  6. 5.3.5 DSI
    1. 5.3.5.1 メインドメイン
      1. 32
  7. 5.3.6 DSS
    1. 5.3.6.1 メインドメイン
      1. 35
  8. 5.3.7 ECAP
    1. 5.3.7.1 メインドメイン
      1. 38
      2. 39
      3. 40
  9. 5.3.8 エミュレーションおよびデバッグ
    1. 5.3.8.1 メインドメイン
      1. 43
    2. 5.3.8.2 WKUP ドメイン
      1. 45
  10. 5.3.9 EPWM
    1. 5.3.9.1 メインドメイン
      1. 48
      2. 49
      3. 50
      4. 51
  11. 5.3.10 EQEP
    1. 5.3.10.1 メインドメイン
      1. 54
      2. 55
      3. 56
  12. 5.3.11 GPIO
    1. 5.3.11.1 メインドメイン
      1. 59
    2. 5.3.11.2 WKUP ドメイン
      1. 61
  13. 5.3.12 GPMC
    1. 5.3.12.1 メインドメイン
      1. 64
  14. 5.3.13 I2C
    1. 5.3.13.1 メインドメイン
      1. 67
      2. 68
      3. 69
      4. 70
    2. 5.3.13.2 WKUP ドメイン
      1. 72
  15. 5.3.14 MCAN
    1. 5.3.14.1 メインドメイン
      1. 75
      2. 76
      3. 77
  16. 5.3.15 MCASP
    1. 5.3.15.1 メインドメイン
      1. 80
      2. 81
      3. 82
  17. 5.3.16 MCSPI
    1. 5.3.16.1 メインドメイン
      1. 85
      2. 86
      3. 87
      4. 88
  18. 5.3.17 MDIO
    1. 5.3.17.1 メインドメイン
      1. 91
  19. 5.3.18 MMC
    1. 5.3.18.1 メインドメイン
      1. 94
      2. 95
      3. 96
  20. 5.3.19 OSPI
    1. 5.3.19.1 メインドメイン
      1. 99
  21. 5.3.20 電源
    1. 101
  22. 5.3.21 予約済み
    1. 103
  23. 5.3.22 システム、その他
    1. 5.3.22.1 ブートモードの構成
      1. 5.3.22.1.1 メインドメイン
        
        107
    2. 5.3.22.2 クロック
      1. 5.3.22.2.1 RTC ドメイン
        
        110
      2. 5.3.22.2.2 WKUP ドメイン
        
        112
    3. 5.3.22.3 システム
      1. 5.3.22.3.1 メインドメイン
        
        115
      2. 5.3.22.3.2 RTC ドメイン
        
        117
      3. 5.3.22.3.3 WKUP ドメイン
        
        119
  24. 5.3.23 TIMER
    1. 5.3.23.1 メインドメイン
      1. 122
    2. 5.3.23.2 WKUP ドメイン
      1. 124
  25. 5.3.24 UART
    1. 5.3.24.1 メインドメイン
      1. 127
      2. 128
      3. 129
      4. 130
      5. 131
      6. 132
      7. 133
    2. 5.3.24.2 WKUP ドメイン
      1. 135
  26. 5.3.25 USB
    1. 5.3.25.1 メインドメイン
      1. 138
      2. 139
4. 5.4 ピン接続要件
6 仕様
7 詳細説明
8 アプリケーション、実装、およびレイアウト
9 デバイスおよびドキュメントのサポート
改訂履歴
10メカニカル、パッケージ、および注文情報
1. 10.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）

ANB|373

サーマルパッド・メカニカル・データ

発注情報

6.11.5.16.1 MMC0 - eMMC/SD/ SDIO インターフェイス

MMC0 インターフェイスは、JEDEC eMMC 電気規格 v5.1 (JESD84-B51) に準拠しており、以下に示す eMMC アプリケーションをサポートしています。

レガシー SDR
ハイスピード SDR
ハイスピード DDR
HS200

MMC0 インターフェイスは、SD ホストコントローラ標準仕様 4.10、SD 物理層仕様 v3.01、SDIO 仕様 v3.00 にも準拠しています。次のデータ転送モードは、組み込み SDIO デバイスへの接続にのみ使用できます。

デフォルト速度
高速
UHS–I SDR12
UHS–I SDR25

表 6-77 に、MMC0 タイミングモードに必要な DLL ソフトウェア構成設定を示します。

表 6-77 すべてのタイミングモードに対する MMC0 DLL 遅延マッピング

レジスタ名		MMCSD0_MMC_SSCFG_PHY_CTRL_4_REG
ビットフィールド		[20]	[16:12]	[8]	[4:0]
ビットフィールド名		OTAPDLYENA	OTAPDLYSEL	ITAPDLYENA	ITAPDLYSEL
モード	説明	出力遅延イネーブル	出力遅延値	入力遅延イネーブル	入力遅延値
レガシー SDR	8 ビット PHY 動作 1.8V、25MHz	NA⁽¹⁾	NA⁽¹⁾	0x0	NA⁽²⁾
レガシー SDR	8 ビット PHY 動作 3.3V、25MHz	NA⁽¹⁾	NA⁽¹⁾	0x0	NA⁽²⁾
高速 SDR	8 ビット PHY 動作 1.8V、50MHz	NA⁽¹⁾	NA⁽¹⁾	0x0	NA⁽²⁾
高速 SDR	8 ビット PHY 動作 3.3V、50MHz	NA⁽¹⁾	NA⁽¹⁾	0x0	NA⁽²⁾
高速 DDR	8 ビット PHY 動作 1.8V、40MHz	0x1	0x15	0x1	0x2
高速 DDR	8 ビット PHY 動作 3.3V、40MHz	0x1	0x15	0x1	0x2
HS200	8 ビット PHY 動作 1.8V、200MHz	0x1	0x6	0x1	チューニング⁽³⁾
デフォルト速度	4 ビット PHY 動作 3.3V、25MHz	NA⁽¹⁾	NA⁽¹⁾	0x1	0x0
高速	4 ビット PHY 動作 3.3V、50MHz	NA⁽¹⁾	NA⁽¹⁾	0x1	0x0
UHS-I SDR12	4 ビット PHY 動作 1.8V、25MHz	0x1	0xF	0x1	0x0
UHS-I SDR25	4 ビット PHY 動作 1.8V、50MHz	0x1	0xF	0x1	0x0

(1) NA は、このモードに必要なハーフサイクルタイミングで動作する場合、このレジスタフィールドが機能しないことを意味します。

(2) NA は、ITAPDLYENA が 0x0 に設定されている場合、このレジスタフィールドが機能しないことを意味します。

(3) チューニングとは、このモードで最適な入力タイミングを決定するためにチューニングアルゴリズムを使用する必要があることを意味します。

表 6-99 に、MMC0 のタイミング条件を示します。

表 6-78 MMC0 のタイミング条件

パラメータ			最小値	最大値	単位
入力条件
SR_I	入力スルーレート	レガシー SDR 3.3V 時高速 SDR 3.3V 時デフォルト速度高速	0.69	2.06	V/ns
		レガシー SDR 1.8 V 時 UHS-I SDR12	0.14	1.44	V/ns
		高速 SDR 1.8V 時 UHS-I SDR25	0.3	1.34	V/ns
		高速 DDR UHS-I DDR50	1	2	V/ns
出力条件
C_L	出力負荷容量	HS200 UHS-I SDR104	1	10	pF
C_L	出力負荷容量	その他のすべてのモード	1	12	pF
PCB 接続要件
t_{d(Trace Delay)}	各パターンの伝搬遅延	レガシー SDR 高速 SDR 高速 DDR HS200	126	756	ps
		デフォルト速度高速 UHS-I SDR12 UHS-I SDR25 UHS-I SDR50 UHS-I SDR104	126	1386	ps
		UHS-I DDR50	239	1134	ps
t_{d(Trace Mismatch Delay)}	すべてのパターンにわたる伝搬遅延の不整合	高速 SDR HS200 高速 UHS-I SDR104		8	ps
		高速 DDR UHS-I DDR50		20	ps
		その他のすべてのモード		100	ps