JAJSW88 データシート

JAJSW88A March 2025 – September 2025 AM62L

PRODUCTION DATA

1
1 特長
2 アプリケーション
3 説明
1. 3.1 機能ブロック図
4 デバイスの比較
1. 4.1 関連製品
5 端子構成および機能
1. 5.1 ピン配置図
2. 5.2 ピン属性
  1. 11
  2. 12
3. 5.3 信号の説明
  1. 14
  2. 5.3.1 ADC
    1. 5.3.1.1 メインドメイン
      1. 17
  3. 5.3.2 CPSW3G
    1. 5.3.2.1 メインドメイン
      1. 20
      2. 21
      3. 22
      4. 23
  4. 5.3.3 CPTS
    1. 5.3.3.1 メインドメイン
      1. 26
  5. 5.3.4 DDRSS
    1. 5.3.4.1 メインドメイン
      1. 29
  6. 5.3.5 DSI
    1. 5.3.5.1 メインドメイン
      1. 32
  7. 5.3.6 DSS
    1. 5.3.6.1 メインドメイン
      1. 35
  8. 5.3.7 ECAP
    1. 5.3.7.1 メインドメイン
      1. 38
      2. 39
      3. 40
  9. 5.3.8 エミュレーションおよびデバッグ
    1. 5.3.8.1 メインドメイン
      1. 43
    2. 5.3.8.2 WKUP ドメイン
      1. 45
  10. 5.3.9 EPWM
    1. 5.3.9.1 メインドメイン
      1. 48
      2. 49
      3. 50
      4. 51
  11. 5.3.10 EQEP
    1. 5.3.10.1 メインドメイン
      1. 54
      2. 55
      3. 56
  12. 5.3.11 GPIO
    1. 5.3.11.1 メインドメイン
      1. 59
    2. 5.3.11.2 WKUP ドメイン
      1. 61
  13. 5.3.12 GPMC
    1. 5.3.12.1 メインドメイン
      1. 64
  14. 5.3.13 I2C
    1. 5.3.13.1 メインドメイン
      1. 67
      2. 68
      3. 69
      4. 70
    2. 5.3.13.2 WKUP ドメイン
      1. 72
  15. 5.3.14 MCAN
    1. 5.3.14.1 メインドメイン
      1. 75
      2. 76
      3. 77
  16. 5.3.15 MCASP
    1. 5.3.15.1 メインドメイン
      1. 80
      2. 81
      3. 82
  17. 5.3.16 MCSPI
    1. 5.3.16.1 メインドメイン
      1. 85
      2. 86
      3. 87
      4. 88
  18. 5.3.17 MDIO
    1. 5.3.17.1 メインドメイン
      1. 91
  19. 5.3.18 MMC
    1. 5.3.18.1 メインドメイン
      1. 94
      2. 95
      3. 96
  20. 5.3.19 OSPI
    1. 5.3.19.1 メインドメイン
      1. 99
  21. 5.3.20 電源
    1. 101
  22. 5.3.21 予約済み
    1. 103
  23. 5.3.22 システム、その他
    1. 5.3.22.1 ブートモードの構成
      1. 5.3.22.1.1 メインドメイン
        
        107
    2. 5.3.22.2 クロック
      1. 5.3.22.2.1 RTC ドメイン
        
        110
      2. 5.3.22.2.2 WKUP ドメイン
        
        112
    3. 5.3.22.3 システム
      1. 5.3.22.3.1 メインドメイン
        
        115
      2. 5.3.22.3.2 RTC ドメイン
        
        117
      3. 5.3.22.3.3 WKUP ドメイン
        
        119
  24. 5.3.23 TIMER
    1. 5.3.23.1 メインドメイン
      1. 122
    2. 5.3.23.2 WKUP ドメイン
      1. 124
  25. 5.3.24 UART
    1. 5.3.24.1 メインドメイン
      1. 127
      2. 128
      3. 129
      4. 130
      5. 131
      6. 132
      7. 133
    2. 5.3.24.2 WKUP ドメイン
      1. 135
  26. 5.3.25 USB
    1. 5.3.25.1 メインドメイン
      1. 138
      2. 139
4. 5.4 ピン接続要件
6 仕様
7 詳細説明
8 アプリケーション、実装、およびレイアウト
9 デバイスおよびドキュメントのサポート
改訂履歴
10メカニカル、パッケージ、および注文情報
1. 10.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）

ANB|373

サーマルパッド・メカニカル・データ

発注情報

6.11.3.2 クロックのタイミング

このセクションの表と図では、クロック信号のタイミング条件、タイミング要件、スイッチング特性を定義します。

表 6-15 クロックのタイミング条件

パラメータ			最小値	最大値	単位
入力条件
SR_I	入力スルーレート		0.5		V/ns
出力条件
C_L	出力負荷容量	5ns ≦ t_c < 8ns		5	pF
		8ns ≦ t_c < 20ns		10	pF
		20ns ≦ t_c		30	pF

表 6-16 クロックのタイミング要件図 6-18 参照

番号			最小値	最大値	単位
CLK1	t_{c(EXT_REFCLK1)}	最小サイクル時間、EXT_REFCLK1	10		ns
CLK2	t_{w(EXT_REFCLK1H)}	パルス幅、EXT_REFCLK1 High	E*0.45⁽¹⁾	E*0.55⁽¹⁾	ns
CLK3	t_{w(EXT_REFCLK1L)}	パルス幅、EXT_REFCLK1 Low	E*0.45⁽¹⁾	E*0.55⁽¹⁾	ns
CLK1	t_{c(WKUP_EXT_REFCLK0)}	最小サイクル時間、WKUP_EXT_REFCLK0	10		ns
CLK2	t_{w(WKUP_EXT_REFCLK0H)}	パルス幅、WKUP_EXT_REFCLK0 High	F*0.45⁽²⁾	F*0.55⁽²⁾	ns
CLK3	t_{w(WKUP_EXT_REFCLK0L)}	パルス幅、WKUP_EXT_REFCLK0 Low	F*0.45⁽²⁾	F*0.55⁽²⁾	ns
CLK1	t_{c(AUDIO_EXT_REFCLK0)}	最小サイクル時間、AUDIO_EXT_REFCLK0	20		ns
CLK2	t_{w(AUDIO_EXT_REFCLK0H)}	パルス幅、AUDIO_EXT_REFCLK0 High	G*0.45⁽³⁾	G*0.55⁽³⁾	ns
CLK3	t_{w(AUDIO_EXT_REFCLK0L)}	パルス幅、AUDIO_EXT_REFCLK0 Low	G*0.45⁽³⁾	G*0.55⁽³⁾	ns
CLK1	t_{c(AUDIO_EXT_REFCLK1)}	最小サイクル時間、AUDIO_EXT_REFCLK1	20		ns
CLK2	t_{w(AUDIO_EXT_REFCLK1H)}	パルス幅、AUDIO_EXT_REFCLK1 High	H*0.45⁽⁴⁾	H*0.55⁽⁴⁾	ns
CLK3	t_{w(AUDIO_EXT_REFCLK1L)}	パルス幅、AUDIO_EXT_REFCLK1 Low	H*0.45⁽⁴⁾	H*0.55⁽⁴⁾	ns

(1) E = EXT_REFCLK1 サイクル時間 (ns)。

(2) F = WKUP_EXT_REFCLK0 サイクル時間 (ns)。

(3) G = AUDIO_EXT_REFCLK0 サイクル時間 (ns)。

(4) H = AUDIO_EXT_REFCLK1 サイクル時間 (ns)。

図 6-18 クロックのタイミング要件

表 6-17 クロックのスイッチング特性図 6-19 参照

番号	パラメータ		最小値	最大値	単位
CLK4	t_c(OBSCLK0)	最小サイクル時間、OBSCLK0	5		ns
CLK5	t_w(OBSCLK0H)	パルス幅、OBSCLK0 High	B*0.45⁽¹⁾	B*0.55⁽¹⁾	ns
CLK6	t_w(OBSCLK0L)	パルス幅、OBSCLK0 Low	B*0.45⁽¹⁾	B*0.55⁽¹⁾	ns
CLK4	t_c(OBSCLK1)	最小サイクル時間、OBSCLK1	5		ns
CLK5	t_w(OBSCLK1H)	パルス幅、OBSCLK1 High	F*0.45⁽²⁾	F*0.55⁽²⁾	ns
CLK6	t_w(OBSCLK1L)	パルス幅、OBSCLK1 Low	F*0.45⁽²⁾	F*0.55⁽²⁾	ns
CLK4	t_c(CLKOUT0)	最小サイクル時間、CLKOUT0	20		ns
CLK5	t_w(CLKOUT0H)	パルス幅、CLKOUT0 High	C*0.4⁽³⁾	C*0.6⁽³⁾	ns
CLK6	t_w(CLKOUT0L)	パルス幅、CLKOUT0 Low	C*0.4⁽³⁾	C*0.6⁽³⁾	ns
CLK4	t_{c(WKUP_SYSCLKOUT0)}	最小サイクル時間、WKUP_SYSCLKOUT0	10		ns
CLK5	t_{w(WKUP_SYSCLKOUT0H)}	パルス幅、WKUP_SYSCLKOUT0 High	E*0.4⁽⁴⁾	E*0.6⁽⁴⁾	ns
CLK6	t_{w(WKUP_SYSCLKOUT0L)}	パルス幅、WKUP_SYSCLKOUT0 Low	E*0.4⁽⁴⁾	E*0.6⁽⁴⁾	ns
CLK4	t_{c(WKUP_OBSCLK0)}	最小サイクル時間、WKUP_OBSCLK0	5		ns
CLK5	t_{w(WKUP_OBSCLK0H)}	パルス幅、WKUP_OBSCLK0 High	D*0.45⁽⁵⁾	D*0.55⁽⁵⁾	ns
CLK6	t_{w(WKUP_OBSCLK0L)}	パルス幅、WKUP_OBSCLK0 Low	D*0.45⁽⁵⁾	D*0.55⁽⁵⁾	ns
CLK4	t_{c(WKUP_CLKOUT0)}	最小サイクル時間、WKUP_CLKOUT0	5		ns
CLK5	t_{w(WKUP_CLKOUT0H)}	パルス幅、WKUP_CLKOUT0 High	W*0.4⁽⁶⁾	W*0.6⁽⁶⁾	ns
CLK6	t_{w(WKUP_CLKOUT0L)}	パルス幅、WKUP_CLKOUT0 Low	W*0.4⁽⁶⁾	W*0.6⁽⁶⁾	ns
CLK4	t_{c(AUDIO_EXT_REFCLK0 )}	最小サイクル時間、AUDIO_EXT_REFCLK0 (McASP クロックソース)	20		ns
CLK4	t_{c(AUDIO_EXT_REFCLK0 )}	最小サイクル時間、AUDIO_EXT_REFCLK0 (PLL クロックソース)	10		ns
CLK5	t_{w(AUDIO_EXT_REFCLK0 H)}	パルス幅、AUDIO_EXT_REFCLK0 High	G*0.4⁽⁷⁾	G*0.6⁽⁷⁾	ns
CLK6	t_{w(AUDIO_EXT_REFCLK0 L)}	パルス幅、AUDIO_EXT_REFCLK0 Low	G*0.4⁽⁷⁾	G*0.6⁽⁷⁾	ns
CLK4	t_{c(AUDIO_EXT_REFCLK1 )}	最小サイクル時間、AUDIO_EXT_REFCLK1 (McASP クロックソース)	20		ns
CLK4	t_{c(AUDIO_EXT_REFCLK1 )}	最小サイクル時間、AUDIO_EXT_REFCLK1 (PLL クロックソース)	10		ns
CLK5	t_{w(AUDIO_EXT_REFCLK1 H)}	パルス幅、AUDIO_EXT_REFCLK1 High	J*0.4⁽⁸⁾	J*0.6⁽⁸⁾	ns
CLK6	t_{w(AUDIO_EXT_REFCLK1 L)}	パルス幅、AUDIO_EXT_REFCLK1 Low	J*0.4⁽⁸⁾	J*0.6⁽⁸⁾	ns

(1) B = OBSCLK0 サイクル時間 (ns)。

(2) F = OBSCLK1 サイクル時間 (ns)。

(3) C = CLKOUT0 サイクル時間 (ns)。

(4) E = WKUP_SYSCLKOUT0 サイクル時間 (ns)。

(5) D = WKUP_OBSCLK0 サイクル時間 (ns)。

(6) W = WKUP_CLKOUT0 サイクル時間 (ns)。

(7) G = AUDIO_EXT_REFCLK0 サイクル時間 (ns)。

(8) J = AUDIO_EXT_REFCLK1 サイクル時間 (ns)。

図 6-19 クロックのスイッチング特性