JAJSW88A March   2025  – September 2025 AM62L

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      11
      2.      12
    3. 5.3 信号の説明
      1.      14
      2. 5.3.1  ADC
        1. 5.3.1.1 メイン ドメイン
          1.        17
      3. 5.3.2  CPSW3G
        1. 5.3.2.1 メイン ドメイン
          1.        20
          2.        21
          3.        22
          4.        23
      4. 5.3.3  CPTS
        1. 5.3.3.1 メイン ドメイン
          1.        26
      5. 5.3.4  DDRSS
        1. 5.3.4.1 メイン ドメイン
          1.        29
      6. 5.3.5  DSI
        1. 5.3.5.1 メイン ドメイン
          1.        32
      7. 5.3.6  DSS
        1. 5.3.6.1 メイン ドメイン
          1.        35
      8. 5.3.7  ECAP
        1. 5.3.7.1 メイン ドメイン
          1.        38
          2.        39
          3.        40
      9. 5.3.8  エミュレーションおよびデバッグ
        1. 5.3.8.1 メイン ドメイン
          1.        43
        2. 5.3.8.2 WKUP ドメイン
          1.        45
      10. 5.3.9  EPWM
        1. 5.3.9.1 メイン ドメイン
          1.        48
          2.        49
          3.        50
          4.        51
      11. 5.3.10 EQEP
        1. 5.3.10.1 メイン ドメイン
          1.        54
          2.        55
          3.        56
      12. 5.3.11 GPIO
        1. 5.3.11.1 メイン ドメイン
          1.        59
        2. 5.3.11.2 WKUP ドメイン
          1.        61
      13. 5.3.12 GPMC
        1. 5.3.12.1 メイン ドメイン
          1.        64
      14. 5.3.13 I2C
        1. 5.3.13.1 メイン ドメイン
          1.        67
          2.        68
          3.        69
          4.        70
        2. 5.3.13.2 WKUP ドメイン
          1.        72
      15. 5.3.14 MCAN
        1. 5.3.14.1 メイン ドメイン
          1.        75
          2.        76
          3.        77
      16. 5.3.15 MCASP
        1. 5.3.15.1 メイン ドメイン
          1.        80
          2.        81
          3.        82
      17. 5.3.16 MCSPI
        1. 5.3.16.1 メイン ドメイン
          1.        85
          2.        86
          3.        87
          4.        88
      18. 5.3.17 MDIO
        1. 5.3.17.1 メイン ドメイン
          1.        91
      19. 5.3.18 MMC
        1. 5.3.18.1 メイン ドメイン
          1.        94
          2.        95
          3.        96
      20. 5.3.19 OSPI
        1. 5.3.19.1 メイン ドメイン
          1.        99
      21. 5.3.20 電源
        1.       101
      22. 5.3.21 予約済み
        1.       103
      23. 5.3.22 システム、その他
        1. 5.3.22.1 ブート モードの構成
          1. 5.3.22.1.1 メイン ドメイン
            1.         107
        2. 5.3.22.2 クロック
          1. 5.3.22.2.1 RTC ドメイン
            1.         110
          2. 5.3.22.2.2 WKUP ドメイン
            1.         112
        3. 5.3.22.3 システム
          1. 5.3.22.3.1 メイン ドメイン
            1.         115
          2. 5.3.22.3.2 RTC ドメイン
            1.         117
          3. 5.3.22.3.3 WKUP ドメイン
            1.         119
      24. 5.3.23 TIMER
        1. 5.3.23.1 メイン ドメイン
          1.        122
        2. 5.3.23.2 WKUP ドメイン
          1.        124
      25. 5.3.24 UART
        1. 5.3.24.1 メイン ドメイン
          1.        127
          2.        128
          3.        129
          4.        130
          5.        131
          6.        132
          7.        133
        2. 5.3.24.2 WKUP ドメイン
          1.        135
      26. 5.3.25 USB
        1. 5.3.25.1 メイン ドメイン
          1.        138
          2.        139
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  電源投入時間 (POH)
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  消費電力の概略
    7. 6.7  電気的特性
      1. 6.7.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.7.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.7.3  高周波発振器 (HFOSC) の電気的特性
      4. 6.7.4  低周波数発振器 (LFXOSC) の電気的特性
      5. 6.7.5  SDIO の電気的特性
      6. 6.7.6  LVCMOS の電気的特性
      7. 6.7.7  1P8-LVCMOS の電気的特性
      8. 6.7.8  RTC-LVCMOS の電気的特性
      9. 6.7.9  ADC の電気的特性
      10. 6.7.10 DSI (D-PHY) の電気的特性
      11. 6.7.11 USB2PHY の電気的特性
      12. 6.7.12 DDR の電気的特性
    8. 6.8  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.8.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.8.2 ハードウェア要件
      3. 6.8.3 プログラミング シーケンス
      4. 6.8.4 ハードウェア保証への影響
    9. 6.9  熱抵抗特性
      1. 6.9.1 ANB パッケージの熱抵抗特性
    10. 6.10 温度センサの特性
    11. 6.11 タイミングおよびスイッチング特性
      1. 6.11.1 タイミング パラメータおよび情報
      2. 6.11.2 電源要件
        1. 6.11.2.1 電源スルーレートの要件
        2. 6.11.2.2 電源シーケンス
          1. 6.11.2.2.1 低消費電力モードのシーケンスなし
          2. 6.11.2.2.2 RTCのみの低消費電力モードシーケンス
          3. 6.11.2.2.3 RTC + IO + DDR低消費電力モードのシーケンス
      3. 6.11.3 システムのタイミング
        1. 6.11.3.1 リセット タイミング
        2. 6.11.3.2 クロックのタイミング
      4. 6.11.4 クロック仕様
        1. 6.11.4.1 入力クロック / 発振器
          1. 6.11.4.1.1 WKUP_OSC0 内部発振器クロック ソース
            1. 6.11.4.1.1.1 負荷容量
            2. 6.11.4.1.1.2 シャント容量
          2. 6.11.4.1.2 WKUP_OSC0 LVCMOS デジタル クロック ソース
          3. 6.11.4.1.3 LFOSC0 内部発振器クロック ソース
          4. 6.11.4.1.4 LFOSC0 LVCMOS デジタル クロック ソース
          5. 6.11.4.1.5 LFOSC0 を使用しない場合
        2. 6.11.4.2 出力クロック
        3. 6.11.4.3 PLL
        4. 6.11.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.11.5 ペリフェラル
        1. 6.11.5.1  CPSW3G
          1. 6.11.5.1.1 CPSW3G MDIO のタイミング
          2. 6.11.5.1.2 CPSW3G RMII のタイミング
          3. 6.11.5.1.3 CPSW3G RGMII のタイミング
        2. 6.11.5.2  CPTS
        3. 6.11.5.3  DDRSS
        4. 6.11.5.4  DSI
        5. 6.11.5.5  DSS
        6. 6.11.5.6  ECAP
        7. 6.11.5.7  エミュレーションおよびデバッグ
          1. 6.11.5.7.1 トレース
          2. 6.11.5.7.2 JTAG
        8. 6.11.5.8  EPWM
        9. 6.11.5.9  EQEP
        10. 6.11.5.10 GPIO
        11. 6.11.5.11 GPMC
          1. 6.11.5.11.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.11.5.11.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.11.5.11.3 GPMC および NAND フラッシュ — 非同期モード
        12. 6.11.5.12 I2C
        13. 6.11.5.13 MCAN
        14. 6.11.5.14 MCASP
        15. 6.11.5.15 MCSPI
          1. 6.11.5.15.1 MCSPI — コントローラ モード
          2. 6.11.5.15.2 MCSPI — ペリフェラル モード
        16. 6.11.5.16 MMCSD
          1. 6.11.5.16.1 MMC0 - eMMC/SD/ SDIO インターフェイス
            1. 6.11.5.16.1.1  レガシー SDR モード
            2. 6.11.5.16.1.2  高速 SDR モード
            3. 6.11.5.16.1.3  高速 DDR モード
            4. 6.11.5.16.1.4  HS200 モード
            5. 6.11.5.16.1.5  デフォルト速度モード
            6. 6.11.5.16.1.6  高速モード
            7. 6.11.5.16.1.7  UHS–I SDR12 モード
            8. 6.11.5.16.1.8  UHS–I SDR25 モード
            9. 6.11.5.16.1.9  UHS–I SDR50 モード
            10. 6.11.5.16.1.10 UHS–I DDR50 モード
            11. 6.11.5.16.1.11 UHS–I SDR104 モード
          2. 6.11.5.16.2 MMC1/MMC2 - SD/SDIO インターフェイス
            1. 6.11.5.16.2.1 デフォルト速度モード
            2. 6.11.5.16.2.2 高速モード
            3. 6.11.5.16.2.3 UHS–I SDR12 モード
            4. 6.11.5.16.2.4 UHS–I SDR25 モード
            5. 6.11.5.16.2.5 UHS–I SDR50 モード
            6. 6.11.5.16.2.6 UHS–I DDR50 モード
            7. 6.11.5.16.2.7 UHS–I SDR104 モード
        17. 6.11.5.17 OSPI
          1. 6.11.5.17.1 OSPI0 PHY モード
            1. 6.11.5.17.1.1 PHY データ トレーニング付き OSPI0
            2. 6.11.5.17.1.2 データ トレーニングなし OSPI0
              1. 6.11.5.17.1.2.1 OSPI0 PHY SDR のタイミング
          2. 6.11.5.17.2 OSPI0 タップ モード
            1. 6.11.5.17.2.1 OSPI0 タップ SDR のタイミング
            2. 6.11.5.17.2.2 OSPI0 タップ DDR のタイミング
        18. 6.11.5.18 タイマ
        19. 6.11.5.19 UART
        20. 6.11.5.20 USB
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-A53 サブシステム (A53SS)
    3. 7.3 その他のサブシステム
      1. 7.3.1 データ移動サブシステム (DMSS：Data Movement Subsystem)
      2. 7.3.2 ペリフェラル DMA コントローラ (PDMA)
    4. 7.4 ペリフェラル
      1. 7.4.1  ADC
      2. 7.4.2  ギガビット イーサネット スイッチ (CPSW3G)
      3. 7.4.3  DDR サブシステム (DDRSS)
      4. 7.4.4  ディスプレイ サブシステム (DSS)
      5. 7.4.5  拡張キャプチャ (ECAP)
      6. 7.4.6  エラー特定モジュール (ELM)
      7. 7.4.7  拡張パルス幅変調 (EPWM)
      8. 7.4.8  拡張直交エンコーダ パルス (eQEP)
      9. 7.4.9  汎用インターフェイス (GPIO)
      10. 7.4.10 汎用メモリ コントローラ (GPMC)
      11. 7.4.11 グローバル時間ベース カウンタ (GTC)
      12. 7.4.12 I2C (Inter-Integrated Circuit)
      13. 7.4.13 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      14. 7.4.14 マルチチャネル オーディオ シリアル ポート (MCASP)
      15. 7.4.15 マルチチャネル シリアル ペリフェラル インターフェイス (MCSPI)
      16. 7.4.16 マルチメディア カード セキュア デジタル (MMCSD)
      17. 7.4.17 オクタル シリアル ペリフェラル インターフェイス (OSPI)
      18. 7.4.18 タイマ
      19. 7.4.19 リアルタイム クロック (RTC)
      20. 7.4.20 UART (ユニバーサル非同期レシーバ / トランスミッタ)
      21. 7.4.21 ユニバーサル シリアル バス サブシステム (USBSS)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源の設計
        2. 8.1.1.2 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 DDR 基板の設計およびレイアウトのガイドライン
      2. 8.2.2 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.2.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.2.2 外部ボードのループバック
        3. 8.2.2.3 DQS (オクタル SPI デバイスでのみ使用可能)
      3. 8.2.3 USB VBUS 設計ガイドライン
      4. 8.2.4 高速差動信号のルーティング ガイド
      5. 8.2.5 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11.   改訂履歴
  12. 10メカニカル、パッケージ、および注文情報
    1. 10.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ANB|373
サーマルパッド・メカニカル・データ
発注情報
6.11.5.11.3 GPMC および NAND フラッシュ — 非同期モード

表 6-65 および 表 6-66 に、GPMC および NAND フラッシュ - 非同期モードのタイミング要件とスイッチング特性を示します。

表 6-65 GPMC および NAND フラッシュのタイミング要件 – 非同期モード 図 6-63 参照
番号 パラメータ 説明 最小値 最大値 単位
GNF12(1) tacc(d) アクセス時間、入力データ GPMC_AD[15:0] J(2) ns
(1) GNF12 パラメータは、入力データを内部的にサンプリングするために必要な時間を示します。これは、GPMC 機能クロック サイクル数で表されます。読み取りサイクルの開始から GNF12 機能クロック サイクル経過後、入力データはアクティブな機能クロック エッジによって内部的にサンプリングされます。GNF12 の値は、AccessTime レジスタ ビット フィールドに保存する必要があります。
(2) J = AccessTime × (TimeParaGranularity + 1) × GPMC_FCLK(3)
(3) GPMC_FCLK は、汎用メモリ コントローラの内部機能クロック周期で、ns 単位です。
表 6-66 GPMC および NAND フラッシュのスイッチング特性 – 非同期モード 図 6-61、図 6-62、図 6-63、図 6-64 を参照
番号 パラメータ 最小値 最大値 単位
GNF0 tw(wenV) パルス幅、出力書き込みイネーブル GPMC_WEn 有効 A(1) ns
GNF1 td(csnV-wenV) 遅延時間、出力チップ セレクト GPMC_CSn[i](12) 有効から出力書き込みイネーブル GPMC_WEn 有効まで B - 2(2) B + 2 ns
GNF2 tw(cleH-wenV) 遅延時間、出力下位バイト イネーブルおよびコマンド ラッチ イネーブル GPMC_BE0n_CLE high から出力書き込みイネーブル GPMC_WEn 有効まで C - 2(3) C + 2 ns
GNF3 tw(wenV-dV) 遅延時間、出力データ GPMC_AD[15:0] 有効から出力書き込みイネーブル GPMC_WEn 有効まで D - 2 (4) D + 2 ns
GNF4 tw(wenIV-dIV) 遅延時間、出力書き込みイネーブル GPMC_WEn 無効から出力データ GPMC_AD[15:0] 無効まで E - 2(5) E + 2 ns
GNF5 tw(wenIV-cleIV) 遅延時間、出力書き込みイネーブル GPMC_WEn 無効から下位バイト イネーブルおよびコマンド ラッチ イネーブル GPMC_BE0n_CLE 無効まで F - 2 F + 2 ns
GNF6 tw(wenIV-CSn[i]V) 遅延時間、出力書き込みイネーブル GPMC_WEn 無効から出力チップ セレクト GPMC_CSn[i](12) 無効まで G - 2 G + 2 ns
GNF7 tw(aleH-wenV) 遅延時間、出力アドレス有効およびアドレス ラッチ イネーブル GPMC_ADVn_ALE high から出力書き込み イネーブル GPMC_WEn 有効まで C - 2 (3) C + 2 ns
GNF8 tw(wenIV-aleIV) 遅延時間、出力書き込みイネーブル GPMC_WEn 無効から出力アドレス有効およびアドレス ラッチ イネーブル GPMC_ADVn_ALE 無効まで F - 2(6) F + 2 ns
GNF9 tc(wen) サイクル時間、書き込み H(7) ns
GNF10 td(csnV-oenV) 遅延時間、出力チップ セレクト GPMC_CSn[i](12) 有効から出力イネーブル GPMC_OEn_REn 有効まで I - 2(8) I + 2 ns
GNF13 tw(oenV) パルス幅、出力イネーブル GPMC_OEn_REn 有効 K(9) ns
GNF14 tc(oen) サイクル時間、読み取り L(10) ns
GNF15 tw(oenIV-CSn[i]V) 遅延時間、出力イネーブル GPMC_OEn_REn 無効から出力チップ セレクト GPMC_CSn[i](12) 無効まで M - 2(11) M + 2 ns
(1) A = (WEOffTime - WEOnTime) × (TimeParaGranularity + 1) × GPMC_FCLK(13)
(2) B = ((WEOnTime - CSOnTime) × (TimeParaGranularity + 1) + 0.5 × (WEExtraDelay - CSExtraDelay)) × GPMC_FCLK(13)
(3) C = ((WEOnTime - ADVOnTime) × (TimeParaGranularity + 1) + 0.5 × (WEExtraDelay - ADVExtraDelay)) × GPMC_FCLK(13) 注：DeviceType の場合：NAND
  • コマンド ラッチ サイクル中：CLE 信号は、ADVOnTime および ADVWrOffTime のタイミング パラメータによって制御されます
  • アドレス ラッチ サイクル中：ALE 信号は、ADVOnTime および ADVWrOffTime のタイミング パラメータで制御されます。
(4) D = (WEOnTime × (TimeParaGranularity + 1) + 0.5 × WEExtraDelay) × GPMC_FCLK(13)
(5) E = ((WrCycleTime - WEOffTime) × (TimeParaGranularity + 1) - 0.5 × WEExtraDelay) × GPMC_FCLK(13)
(6) F = ((ADVWrOffTime - WEOffTime) × (TimeParaGranularity + 1) + 0.5 × (ADVExtraDelay - WEExtraDelay)) × GPMC_FCLK(13) 注：DeviceType の場合：NAND
  • コマンド ラッチ サイクル中：CLE 信号は、ADVOnTime および ADVWrOffTime のタイミング パラメータによって制御されます
  • アドレス ラッチ サイクル中：ALE 信号は、ADVOnTime および ADVWrOffTime のタイミング パラメータで制御されます。
(7) H = WrCycleTime × (1 + TimeParaGranularity) × GPMC_FCLK(13)
(8) I = ((OEOnTime - CSOnTime) × (TimeParaGranularity + 1) + 0.5 × (OEExtraDelay - CSExtraDelay)) × GPMC_FCLK(13)
(9) K = (OEOffTime - OEOnTime) × (1 + TimeParaGranularity) × GPMC_FCLK(13)
(10) L = RdCycleTime × (1 + TimeParaGranularity) × GPMC_FCLK(13)
(11) M = ((CSRdOffTime - OEOffTime) × (TimeParaGranularity + 1) + 0.5 × (CSExtraDelay - OEExtraDelay)) × GPMC_FCLK(13)
(12) GPMC_CSn[i] で、i は 0、1、2、または 3 です。
(13) GPMC_FCLK は、汎用メモリ コントローラの内部機能クロック周期で、ns 単位です。
AM62L GPMC および NAND フラッシュ — コマンド ラッチ サイクル
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
図 6-61 GPMC および NAND フラッシュ — コマンド ラッチ サイクル
AM62L GPMC および NAND フラッシュ — アドレス ラッチ サイクル
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
図 6-62 GPMC および NAND フラッシュ — アドレス ラッチ サイクル
AM62L GPMC および NAND フラッシュ — データ読み取りサイクル
A. GNF12 パラメータは、入力データを内部でサンプリングするために必要な時間を示しています。これは、GPMC 機能クロック サイクル数で表されます。読み取りサイクルの開始から GNF12 機能クロック サイクル経過後、入力データはアクティブな機能クロック エッジによって内部的にサンプリングされます。GNF12 の値は、AccessTime レジスタ ビット フィールド内に格納する必要があります。
B. GPMC_FCLK は、外部に供給されない内部クロック (GPMC 機能クロック) です。
C. GPMC_CSn[i] で、i は 0、1、2、または 3 です。GPMC_WAIT[j] で、j は 0 または 1 です。
図 6-63 GPMC および NAND フラッシュ — データ読み取りサイクル
AM62L GPMC および NAND フラッシュ — データ書き込みサイクル
A. In GPMC_CSn[i] で、i は 0、1、2、または 3 です。
図 6-64 GPMC および NAND フラッシュ — データ書き込みサイクル