JAJSW88A March   2025  – September 2025 AM62L

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      11
      2.      12
    3. 5.3 信号の説明
      1.      14
      2. 5.3.1  ADC
        1. 5.3.1.1 メイン ドメイン
          1.        17
      3. 5.3.2  CPSW3G
        1. 5.3.2.1 メイン ドメイン
          1.        20
          2.        21
          3.        22
          4.        23
      4. 5.3.3  CPTS
        1. 5.3.3.1 メイン ドメイン
          1.        26
      5. 5.3.4  DDRSS
        1. 5.3.4.1 メイン ドメイン
          1.        29
      6. 5.3.5  DSI
        1. 5.3.5.1 メイン ドメイン
          1.        32
      7. 5.3.6  DSS
        1. 5.3.6.1 メイン ドメイン
          1.        35
      8. 5.3.7  ECAP
        1. 5.3.7.1 メイン ドメイン
          1.        38
          2.        39
          3.        40
      9. 5.3.8  エミュレーションおよびデバッグ
        1. 5.3.8.1 メイン ドメイン
          1.        43
        2. 5.3.8.2 WKUP ドメイン
          1.        45
      10. 5.3.9  EPWM
        1. 5.3.9.1 メイン ドメイン
          1.        48
          2.        49
          3.        50
          4.        51
      11. 5.3.10 EQEP
        1. 5.3.10.1 メイン ドメイン
          1.        54
          2.        55
          3.        56
      12. 5.3.11 GPIO
        1. 5.3.11.1 メイン ドメイン
          1.        59
        2. 5.3.11.2 WKUP ドメイン
          1.        61
      13. 5.3.12 GPMC
        1. 5.3.12.1 メイン ドメイン
          1.        64
      14. 5.3.13 I2C
        1. 5.3.13.1 メイン ドメイン
          1.        67
          2.        68
          3.        69
          4.        70
        2. 5.3.13.2 WKUP ドメイン
          1.        72
      15. 5.3.14 MCAN
        1. 5.3.14.1 メイン ドメイン
          1.        75
          2.        76
          3.        77
      16. 5.3.15 MCASP
        1. 5.3.15.1 メイン ドメイン
          1.        80
          2.        81
          3.        82
      17. 5.3.16 MCSPI
        1. 5.3.16.1 メイン ドメイン
          1.        85
          2.        86
          3.        87
          4.        88
      18. 5.3.17 MDIO
        1. 5.3.17.1 メイン ドメイン
          1.        91
      19. 5.3.18 MMC
        1. 5.3.18.1 メイン ドメイン
          1.        94
          2.        95
          3.        96
      20. 5.3.19 OSPI
        1. 5.3.19.1 メイン ドメイン
          1.        99
      21. 5.3.20 電源
        1.       101
      22. 5.3.21 予約済み
        1.       103
      23. 5.3.22 システム、その他
        1. 5.3.22.1 ブート モードの構成
          1. 5.3.22.1.1 メイン ドメイン
            1.         107
        2. 5.3.22.2 クロック
          1. 5.3.22.2.1 RTC ドメイン
            1.         110
          2. 5.3.22.2.2 WKUP ドメイン
            1.         112
        3. 5.3.22.3 システム
          1. 5.3.22.3.1 メイン ドメイン
            1.         115
          2. 5.3.22.3.2 RTC ドメイン
            1.         117
          3. 5.3.22.3.3 WKUP ドメイン
            1.         119
      24. 5.3.23 TIMER
        1. 5.3.23.1 メイン ドメイン
          1.        122
        2. 5.3.23.2 WKUP ドメイン
          1.        124
      25. 5.3.24 UART
        1. 5.3.24.1 メイン ドメイン
          1.        127
          2.        128
          3.        129
          4.        130
          5.        131
          6.        132
          7.        133
        2. 5.3.24.2 WKUP ドメイン
          1.        135
      26. 5.3.25 USB
        1. 5.3.25.1 メイン ドメイン
          1.        138
          2.        139
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  電源投入時間 (POH)
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  消費電力の概略
    7. 6.7  電気的特性
      1. 6.7.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.7.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.7.3  高周波発振器 (HFOSC) の電気的特性
      4. 6.7.4  低周波数発振器 (LFXOSC) の電気的特性
      5. 6.7.5  SDIO の電気的特性
      6. 6.7.6  LVCMOS の電気的特性
      7. 6.7.7  1P8-LVCMOS の電気的特性
      8. 6.7.8  RTC-LVCMOS の電気的特性
      9. 6.7.9  ADC の電気的特性
      10. 6.7.10 DSI (D-PHY) の電気的特性
      11. 6.7.11 USB2PHY の電気的特性
      12. 6.7.12 DDR の電気的特性
    8. 6.8  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.8.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.8.2 ハードウェア要件
      3. 6.8.3 プログラミング シーケンス
      4. 6.8.4 ハードウェア保証への影響
    9. 6.9  熱抵抗特性
      1. 6.9.1 ANB パッケージの熱抵抗特性
    10. 6.10 温度センサの特性
    11. 6.11 タイミングおよびスイッチング特性
      1. 6.11.1 タイミング パラメータおよび情報
      2. 6.11.2 電源要件
        1. 6.11.2.1 電源スルーレートの要件
        2. 6.11.2.2 電源シーケンス
          1. 6.11.2.2.1 低消費電力モードのシーケンスなし
          2. 6.11.2.2.2 RTCのみの低消費電力モードシーケンス
          3. 6.11.2.2.3 RTC + IO + DDR低消費電力モードのシーケンス
      3. 6.11.3 システムのタイミング
        1. 6.11.3.1 リセット タイミング
        2. 6.11.3.2 クロックのタイミング
      4. 6.11.4 クロック仕様
        1. 6.11.4.1 入力クロック / 発振器
          1. 6.11.4.1.1 WKUP_OSC0 内部発振器クロック ソース
            1. 6.11.4.1.1.1 負荷容量
            2. 6.11.4.1.1.2 シャント容量
          2. 6.11.4.1.2 WKUP_OSC0 LVCMOS デジタル クロック ソース
          3. 6.11.4.1.3 LFOSC0 内部発振器クロック ソース
          4. 6.11.4.1.4 LFOSC0 LVCMOS デジタル クロック ソース
          5. 6.11.4.1.5 LFOSC0 を使用しない場合
        2. 6.11.4.2 出力クロック
        3. 6.11.4.3 PLL
        4. 6.11.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.11.5 ペリフェラル
        1. 6.11.5.1  CPSW3G
          1. 6.11.5.1.1 CPSW3G MDIO のタイミング
          2. 6.11.5.1.2 CPSW3G RMII のタイミング
          3. 6.11.5.1.3 CPSW3G RGMII のタイミング
        2. 6.11.5.2  CPTS
        3. 6.11.5.3  DDRSS
        4. 6.11.5.4  DSI
        5. 6.11.5.5  DSS
        6. 6.11.5.6  ECAP
        7. 6.11.5.7  エミュレーションおよびデバッグ
          1. 6.11.5.7.1 トレース
          2. 6.11.5.7.2 JTAG
        8. 6.11.5.8  EPWM
        9. 6.11.5.9  EQEP
        10. 6.11.5.10 GPIO
        11. 6.11.5.11 GPMC
          1. 6.11.5.11.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.11.5.11.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.11.5.11.3 GPMC および NAND フラッシュ — 非同期モード
        12. 6.11.5.12 I2C
        13. 6.11.5.13 MCAN
        14. 6.11.5.14 MCASP
        15. 6.11.5.15 MCSPI
          1. 6.11.5.15.1 MCSPI — コントローラ モード
          2. 6.11.5.15.2 MCSPI — ペリフェラル モード
        16. 6.11.5.16 MMCSD
          1. 6.11.5.16.1 MMC0 - eMMC/SD/ SDIO インターフェイス
            1. 6.11.5.16.1.1  レガシー SDR モード
            2. 6.11.5.16.1.2  高速 SDR モード
            3. 6.11.5.16.1.3  高速 DDR モード
            4. 6.11.5.16.1.4  HS200 モード
            5. 6.11.5.16.1.5  デフォルト速度モード
            6. 6.11.5.16.1.6  高速モード
            7. 6.11.5.16.1.7  UHS–I SDR12 モード
            8. 6.11.5.16.1.8  UHS–I SDR25 モード
            9. 6.11.5.16.1.9  UHS–I SDR50 モード
            10. 6.11.5.16.1.10 UHS–I DDR50 モード
            11. 6.11.5.16.1.11 UHS–I SDR104 モード
          2. 6.11.5.16.2 MMC1/MMC2 - SD/SDIO インターフェイス
            1. 6.11.5.16.2.1 デフォルト速度モード
            2. 6.11.5.16.2.2 高速モード
            3. 6.11.5.16.2.3 UHS–I SDR12 モード
            4. 6.11.5.16.2.4 UHS–I SDR25 モード
            5. 6.11.5.16.2.5 UHS–I SDR50 モード
            6. 6.11.5.16.2.6 UHS–I DDR50 モード
            7. 6.11.5.16.2.7 UHS–I SDR104 モード
        17. 6.11.5.17 OSPI
          1. 6.11.5.17.1 OSPI0 PHY モード
            1. 6.11.5.17.1.1 PHY データ トレーニング付き OSPI0
            2. 6.11.5.17.1.2 データ トレーニングなし OSPI0
              1. 6.11.5.17.1.2.1 OSPI0 PHY SDR のタイミング
          2. 6.11.5.17.2 OSPI0 タップ モード
            1. 6.11.5.17.2.1 OSPI0 タップ SDR のタイミング
            2. 6.11.5.17.2.2 OSPI0 タップ DDR のタイミング
        18. 6.11.5.18 タイマ
        19. 6.11.5.19 UART
        20. 6.11.5.20 USB
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-A53 サブシステム (A53SS)
    3. 7.3 その他のサブシステム
      1. 7.3.1 データ移動サブシステム (DMSS：Data Movement Subsystem)
      2. 7.3.2 ペリフェラル DMA コントローラ (PDMA)
    4. 7.4 ペリフェラル
      1. 7.4.1  ADC
      2. 7.4.2  ギガビット イーサネット スイッチ (CPSW3G)
      3. 7.4.3  DDR サブシステム (DDRSS)
      4. 7.4.4  ディスプレイ サブシステム (DSS)
      5. 7.4.5  拡張キャプチャ (ECAP)
      6. 7.4.6  エラー特定モジュール (ELM)
      7. 7.4.7  拡張パルス幅変調 (EPWM)
      8. 7.4.8  拡張直交エンコーダ パルス (eQEP)
      9. 7.4.9  汎用インターフェイス (GPIO)
      10. 7.4.10 汎用メモリ コントローラ (GPMC)
      11. 7.4.11 グローバル時間ベース カウンタ (GTC)
      12. 7.4.12 I2C (Inter-Integrated Circuit)
      13. 7.4.13 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      14. 7.4.14 マルチチャネル オーディオ シリアル ポート (MCASP)
      15. 7.4.15 マルチチャネル シリアル ペリフェラル インターフェイス (MCSPI)
      16. 7.4.16 マルチメディア カード セキュア デジタル (MMCSD)
      17. 7.4.17 オクタル シリアル ペリフェラル インターフェイス (OSPI)
      18. 7.4.18 タイマ
      19. 7.4.19 リアルタイム クロック (RTC)
      20. 7.4.20 UART (ユニバーサル非同期レシーバ / トランスミッタ)
      21. 7.4.21 ユニバーサル シリアル バス サブシステム (USBSS)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源の設計
        2. 8.1.1.2 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 DDR 基板の設計およびレイアウトのガイドライン
      2. 8.2.2 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.2.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.2.2 外部ボードのループバック
        3. 8.2.2.3 DQS (オクタル SPI デバイスでのみ使用可能)
      3. 8.2.3 USB VBUS 設計ガイドライン
      4. 8.2.4 高速差動信号のルーティング ガイド
      5. 8.2.5 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11.   改訂履歴
  12. 10メカニカル、パッケージ、および注文情報
    1. 10.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ANB|373
サーマルパッド・メカニカル・データ
発注情報
6.11.5.11.1 GPMC および NOR フラッシュ — 同期モード

表 6-61 および 表 6-62 に、GPMC および NOR フラッシュ (同期モード) のタイミング要件とスイッチング特性を示します。

表 6-61 GPMC および NOR フラッシュのタイミング要件 — 同期モード 図 6-50、図 6-51、図 6-54 を参照
番号 パラメータ 説明 最小値 最大値 単位
F12 tsu(dV-clkH) セットアップ時間、入力データ GPMC_AD[15:0] 有効から出力クロック GPMC_CLK high まで 0.92 ns
F13 th(clkH-dV) ホールド時間、出力クロック GPMC_CLK high から入力データ GPMC_AD[15:0] 有効の間 2.09 ns
F21 tsu(waitV-clkH) セットアップ時間、入力待機 GPMC_WAIT[j](1)(2) 有効から出力クロック GPMC_CLK High まで 0.92 ns
F22 th(clkH-waitV) ホールド時間、出力クロック GPMC_CLK high から入力待機 GPMC_WAIT[j](1)(2) 有効の間 2.09 ns
(1) GPMC_WAIT[j] で、j は 0 または 1 です。
(2) 待機モニタリングのサポートは、WaitMonitoringTime の値 > 0 に制限されます。待機監視機能の詳細な説明については、 デバイスのテクニカル リファレンス マニュアルで「汎用メモリ コントローラ (GPMC)」セクションを参照してください。
表 6-62 GPMC および NOR フラッシュのスイッチング特性 - 同期モード 図 6-50、図 6-51、図 6-52、図 6-53、図 6-54 を参照
番号 パラメータ 説明 最小値 最大値 単位
F0 tc(clk) サイクル時間、GPMC_CLK(17) 7.52 ns
F1 tw(clkH) 標準パルス期間、GPMC_CLK high 0.475P - 0.3(14) ns
F1 tw(clkL) 標準パルス期間、GPMC_CLK low 0.475P - 0.3(14) ns
F2 td(clkH-csnV) 遅延時間、GPMC_CLK 立ち上がりエッジから GPMC_CSn[i] 遷移まで(13) F - 2.2 (6) F + 3.75 ns
F3 td(clkH-CSn[i]V) 遅延時間、GPMC_CLK 立ち上がりエッジから GPMC_CSn[i] 無効まで(13) D - 2.2 (5) D + 4.5 ns
F4 td(aV-clk) 遅延時間、GPMC_A[27:1] が有効になってから GPMC_CLK 最初のエッジまで B - 2.3 (2) B + 4.5 ns
F5 td(clkH-aIV) 遅延時間、GPMC_CLK 立ち上がりエッジから GPMC_A[27:1] 無効まで-2.3 4.5ns
F6 td(be[x]nV-clk) 遅延時間、GPMC_BE0n_CLE、GPMC_BE1n から GPMC_CLK の最初のエッジまで有効B - 2.3 (2) B + 1.9ns
F7 td(clkH-be[x]nIV) 遅延時間、GPMC_CLK 立ち上がりエッジから GPMC_BE0n_CLE、GPMC_BE1n 無効までD - 2.3 (4) D + 1.9ns
F8 td(clkH-advn) 遅延時間、GPMC_CLK 立ち上がりエッジから GPMC_ADVn_ALE 遷移まで G - 2.3 (7) G + 4.5 ns
F9 td(clkH-advnIV) 遅延時間、GPMC_CLK 立ち上がりエッジから GPMC_ADVn_ALE 無効まで D - 2.3 (4) D + 4.5 ns
F10 td(clkH-oen) 遅延時間、GPMC_CLK 立ち上がりエッジから GPMC_OEn_REn 遷移まで H - 2.3 (8) H + 3.5 ns
F11 td(clkH-oenIV) 遅延時間、GPMC_CLK 立ち上がりエッジから GPMC_OEn_REn 無効まで D - 2.3 (8) D + 3.5 ns
F14 td(clkH-wen) 遅延時間、GPMC_CLK 立ち上がりエッジから GPMC_WEn 遷移まで I - 2.3 (9) I + 4.5 ns
F15 td(clkH-do) 遅延時間、GPMC_CLK 立ち上がりエッジから GPMC_AD[15:0] 遷移まで(10) - 2.3 2.7 ns
F15 td(clkL-do) 遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_AD[15:0] データ バス遷移まで(11) - 2.3 2.7 ns
F15 td(clkL-do). 遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_AD[15:0] データ バス遷移まで(12) - 2.3 2.7 ns
F17 td(clkH-be[x]n) 遅延時間、GPMC_CLK 立ち上がりエッジから GPMC_BE0n_CLE、GPMC_BE1n 遷移まで(10) - 2.3 1.9 ns
F17 td(clkL-be[x]n) 遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_BE0n_CLE、GPMC_BE1n 遷移まで(11) - 2.3 1.9 ns
F17 td(clkL-be[x]n). 遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_BE0n_CLE、GPMC_BE1n 遷移まで(12) - 2.3 1.9 ns
F18 tw(csnV) パルス幅、GPMC_CSn[i] (13)low A(1) ns
F19 tw(be[x]nV) パルス幅、GPMC_BE0n_CLE、GPMC_BE1n Low C(3) ns
F20 tw(advnV) パルス幅、GPMC_ADVn_ALE low K(15) ns
(1) 単一読み取りの場合：A = (CSRdOffTime - CSOnTime) × (TimeParaGranularity + 1) × GPMC_FCLK(16)
バースト読み取りの場合：A = (CSRdOffTime - CSOnTime + (n - 1) × PageBurstAccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(16)
バースト書き込みの場合：A = (CSWrOffTime - CSOnTime + (n - 1) × PageBurstAccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(16)
n はページ バースト アクセス数。
(2) アドレス バス/バイト イネーブルはサイクル開始時に有効となり、GPMC_CLK のアクティブ化タイミングはサイクル開始後に遅延する場合があります B = ClkActivationTime×GPMC_FCLK(16)
(3) 単一読み取りの場合：C = RdCycleTime × (TimeParaGranularity + 1) × GPMC_FCLK(16)
バースト読み取りの場合：C = (RdCycleTime + (n - 1) × PageBurstAccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(16)
バースト書込みの場合：C = (WrCycleTime + (n - 1) × PageBurstAccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(16)
n はページ バースト アクセス数。
(4) 単一読み取りの場合：D = (RdCycleTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(16)
バースト読み取りの場合：D = (RdCycleTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(16)
バースト書き込みの場合：D = (WrCycleTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(16)
(5) 単一読み取りの場合：E = (CSRdOffTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(16)
バースト読み取りの場合：E = (CSRdOffTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(16)
バースト書き込みの場合：E = (CSWrOffTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(16)
(6) CSn 立ち下がりエッジ時 (CS 起動時)：
  • Case GPMCFCLKDIVIDER = 0:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(16)
  • Case GPMCFCLKDIVIDER = 1:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(16) if (ClkActivationTime および CSOnTime が奇数) or (ClkActivationTime および CSOnTime が偶数)
    • F = (1 + 0.5 × CSExtraDelay) × GPMC_FCLK(16) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • f = 0.5 × CSExtraDelay × GPMC_FCLK(16) if ((CSOnTime - ClkActivationTime) が 3 の倍数)
    • F = (1 + 0.5 × CSExtraDelay) × GPMC_FCLK(16) if ((CSOnTime - ClkActivationTime - 1) が 3 の倍数)
    • F = (2 + 0.5 × CSExtraDelay) × GPMC_FCLK(16) if ((CSOnTime - ClkActivationTime - 2) が 3 の倍数)

CSn 立ち上がりエッジ時 CS 非アクティブ時、読み取りモード：
  • Case GPMCFCLKDIVIDER = 0:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(16)
  • Case GPMCFCLKDIVIDER = 1:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(16) (ClkActivationTime と CSRdOffTime が奇数) または (ClkActivationTime と CSRdOffTime が偶数) の場合
    • F = (1 + 0.5 × CSExtraDelay) × GPMC_FCLK(16) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(16) ((CSRdOffTime - ClkActivationTime) が 3 の倍数の場合)
    • F = (1 + 0.5 × CSExtraDelay) × GPMC_FCLK(16) ((CSRdOffTime - ClkActivationTime - 1) が 3 の倍数の場合)
    • F = (2 + 0.5 × CSExtraDelay) × GPMC_FCLK(16) ((CSRdOffTime - ClkActivationTime - 2) が 3 の倍数の場合)

書き込みモードでの CSn 立ち上がりエッジ (CS が非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(16)
  • Case GPMCFCLKDIVIDER = 1:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(16) (ClkActivationTime と CSWrOffTime が奇数) または (ClkActivationTime と CSWrOffTime が偶数) の場合
    • F = (1 + 0.5 × CSExtraDelay) × GPMC_FCLK(16) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(16) ((CSWrOffTime - ClkActivationTime) が 3 の倍数の場合)
    • F = (1 + 0.5 × CSExtraDelay) × GPMC_FCLK(16)((CSWrOffTime - ClkActivationTime - 1) が 3 の倍数の場合)
    • F = (2 + 0.5 × CSExtraDelay) × GPMC_FCLK(16)((CSWrOffTime - ClkActivationTime - 2) が 3 の倍数の場合)
(7) ADV 立ち下がりエッジ (ADV がアクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(16)
  • Case GPMCFCLKDIVIDER = 1:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(16) if (ClkActivationTime および ADVOnTime が奇数) or (ClkActivationTime および ADVOnTime が偶数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(16) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(16) if ((ADVOnTime - ClkActivationTime) が 3 の倍数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(16) if ((ADVOnTime - ClkActivationTime - 1) が 3 の倍数)
    • G = (2 + 0.5 × ADVExtraDelay) × GPMC_FCLK(16) if ((ADVOnTime - ClkActivationTime - 2) が 3 の倍数)

読み取りモードでの ADV 立ち上がりエッジ (ADV が非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(16)
  • Case GPMCFCLKDIVIDER = 1:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(16) f (ClkActivationTime および ADVRdOffTime が奇数) or (ClkActivationTime および ADVRdOffTime が偶数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(16) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(16) if ((ADVRdOffTime - ClkActivationTime) が 3 の倍数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(16) if ((ADVRdOffTime - ClkActivationTime - 1) が 3 の倍数)
    • G = (2 + 0.5 × ADVExtraDelay) × GPMC_FCLK(16) if ((ADVRdOffTime - ClkActivationTime - 2) が 3 の倍数)

書き込みモードでの ADV 立ち上がりエッジ (ADV が非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(16)
  • Case GPMCFCLKDIVIDER = 1:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(16) if (ClkActivationTime および ADVWrOffTime が奇数) または (ClkActivationTime および ADVWrOffTime が偶数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(16) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(16) if ((ADVWrOffTime - ClkActivationTime) が 3 の倍数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(16) if ((ADVWrOffTime - ClkActivationTime - 1) が 3 の倍数)
    • G = (2 + 0.5 × ADVExtraDelay) × GPMC_FCLK(16) if ((ADVWrOffTime - ClkActivationTime - 2) が 3 の倍数)
(8) OE の立ち下がりエッジ (OE がアクティブ) および IO DIR の立ち上がりエッジ (データ バスが入力方向) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(16)
  • Case GPMCFCLKDIVIDER = 1:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(16) if (ClkActivationTime および OEOnTime が奇数) または (ClkActivationTime および OEOnTime が偶数)
    • H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(16) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(16) if ((OEOnTime - ClkActivationTime) が 3 の倍数)
    • H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(16) if ((OEOnTime - ClkActivationTime - 1) が 3 の倍数)
    • H = (2 + 0.5 × OEExtraDelay) × GPMC_FCLK(16) if ((OEOnTime - ClkActivationTime - 2) が 3 の倍数)

OE 立ち上がりエッジ (OE が非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(16)
  • Case GPMCFCLKDIVIDER = 1:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(16) if (ClkActivationTime および OEOffTime が奇数) または (ClkActivationTime および OEOffTime が偶数)
    • H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(16) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(16) if ((OEOffTime - ClkActivationTime) が 3 の倍数)
    • H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(16) if ((OEOffTime - ClkActivationTime - 1) が 3 の倍数)
    • H = (2 + 0.5 × OEExtraDelay) × GPMC_FCLK(16) if ((OEOffTime - ClkActivationTime - 2) が 3 の倍数)
(9) WE 立ち下がりエッジ (WE がアクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(16)
  • Case GPMCFCLKDIVIDER = 1:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(16) if (ClkActivationTime および WEOnTime が奇数) or (ClkActivationTime および WEOnTime が偶数)
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(16) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(16) if ((WEOnTime - ClkActivationTime) が 3 の倍数)
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(16) if ((WEOnTime - ClkActivationTime - 1) が 3 の倍数)
    • I = (2 + 0.5 × WEExtraDelay) × GPMC_FCLK(16) if ((WEOnTime - ClkActivationTime - 2) が 3 の倍数)

WE 立ち上がりエッジ (WE が非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK (14)
  • Case GPMCFCLKDIVIDER = 1:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(16) if (ClkActivationTime および WEOffTime が奇数) or (ClkActivationTime および WEOffTime が偶数)
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(16) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(16) if ((WEOffTime - ClkActivationTime) が 3 の倍数)
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(16) if ((WEOffTime - ClkActivationTime - 1) が 3 の倍数)
    • I = (2 + 0.5 × WEExtraDelay) × GPMC_FCLK(16) if ((WEOffTime - ClkActivationTime - 2) が 3 の倍数)
(10) ケース CLK DIV 1 モード、最初の転送のみの場合：データおよびバイト イネーブルは GPMC_CLK の立ち上がりエッジで遷移します
  • 非多重化モード：サイクル開始時のデータ遷移
  • 多重化モード：WRDATAONADMUXBUS× (TimeParaGranularity + 1) ×GPMC_FCLK でのデータ遷移(16)
(11) ケース：CLK DIV 1 モード、初回転送以降のすべてのデータおよびバイト イネーブル：データおよびバイト イネーブルは GPMC_CLK の立ち下がりエッジで遷移します(GPMC_CLK の半周期)
(12) CLK DIV 1 モード以外のケースモード (GPMC_CLK を GPMC_FCLK から分周) ：すべてのデータおよびバイトにより、GPMC_CLK の立ち下がりエッジ (GPMC_CLK の半周期) で遷移がイネーブルされます。ClkActivationTime、GPMCFCLKDIVIDER、RDACCESSTIME/WRACCESSTIME、および PAGEBURSTACCESSTIME の設定は、データおよびバイト イネーブルが GPMC_CLK の立ち下がりエッジで遷移し (GPMC_CLK の立ち上がりエッジでラッチされるように)、強制されるように構成する必要があります
(13) GPMC_CSn[i] で、i は 0、1、2、または 3 です。
(14) P = GPMC_CLK 周期 (ns 単位)
(15) 読み出しの場合：K = (ADVRdOffTime - ADVOnTime) × (TimeParaGranularity + 1) × GPMC_FCLK(16)
書き込みの場合：K = (ADVWrOffTime - ADVOnTime) × (TimeParaGranularity + 1) × GPMC_FCLK(16)
(16) GPMC_FCLK は、汎用メモリ コントローラの内部機能クロック周期で、ns 単位です。
(17) GPMC モジュールで、GPMC_CONFIG1_i 構成レジスタのビット フィールド GPMCFCLKDIVIDER の設定によりプログラム可能な、GPMC_CLK 出力クロックの最高および最低周波数に関連します。
AM62L GPMC および NOR フラッシュ — 同期単一読み出し (GPMCFCLKDIVIDER = 0)
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 6-50 GPMC および NOR フラッシュ — 同期単一読み出し (GPMCFCLKDIVIDER = 0)
AM62L GPMC および NOR フラッシュ — 同期バースト読み出し — 4x16 ビット (GPMCFCLKDIVIDER = 0)
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 6-51 GPMC および NOR フラッシュ — 同期バースト読み出し — 4x16 ビット (GPMCFCLKDIVIDER = 0)
AM62L GPMC および NOR フラッシュ — 同期バースト書き込み (GPMCFCLKDIVIDER = 0)
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 6-52 GPMC および NOR フラッシュ — 同期バースト書き込み (GPMCFCLKDIVIDER = 0)
AM62L GPMC および多重化 NOR フラッシュ — 同期バースト読み出し
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 6-53 GPMC および多重化 NOR フラッシュ — 同期バースト読み出し
AM62L GPMC および多重化 NOR フラッシュ — 同期バースト書き込み
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 6-54 GPMC および多重化 NOR フラッシュ — 同期バースト書き込み