JAJSW88 データシート

JAJSW88A March 2025 – September 2025 AM62L

PRODUCTION DATA

1
1 特長
2 アプリケーション
3 説明
1. 3.1 機能ブロック図
4 デバイスの比較
1. 4.1 関連製品
5 端子構成および機能
1. 5.1 ピン配置図
2. 5.2 ピン属性
  1. 11
  2. 12
3. 5.3 信号の説明
  1. 14
  2. 5.3.1 ADC
    1. 5.3.1.1 メインドメイン
      1. 17
  3. 5.3.2 CPSW3G
    1. 5.3.2.1 メインドメイン
      1. 20
      2. 21
      3. 22
      4. 23
  4. 5.3.3 CPTS
    1. 5.3.3.1 メインドメイン
      1. 26
  5. 5.3.4 DDRSS
    1. 5.3.4.1 メインドメイン
      1. 29
  6. 5.3.5 DSI
    1. 5.3.5.1 メインドメイン
      1. 32
  7. 5.3.6 DSS
    1. 5.3.6.1 メインドメイン
      1. 35
  8. 5.3.7 ECAP
    1. 5.3.7.1 メインドメイン
      1. 38
      2. 39
      3. 40
  9. 5.3.8 エミュレーションおよびデバッグ
    1. 5.3.8.1 メインドメイン
      1. 43
    2. 5.3.8.2 WKUP ドメイン
      1. 45
  10. 5.3.9 EPWM
    1. 5.3.9.1 メインドメイン
      1. 48
      2. 49
      3. 50
      4. 51
  11. 5.3.10 EQEP
    1. 5.3.10.1 メインドメイン
      1. 54
      2. 55
      3. 56
  12. 5.3.11 GPIO
    1. 5.3.11.1 メインドメイン
      1. 59
    2. 5.3.11.2 WKUP ドメイン
      1. 61
  13. 5.3.12 GPMC
    1. 5.3.12.1 メインドメイン
      1. 64
  14. 5.3.13 I2C
    1. 5.3.13.1 メインドメイン
      1. 67
      2. 68
      3. 69
      4. 70
    2. 5.3.13.2 WKUP ドメイン
      1. 72
  15. 5.3.14 MCAN
    1. 5.3.14.1 メインドメイン
      1. 75
      2. 76
      3. 77
  16. 5.3.15 MCASP
    1. 5.3.15.1 メインドメイン
      1. 80
      2. 81
      3. 82
  17. 5.3.16 MCSPI
    1. 5.3.16.1 メインドメイン
      1. 85
      2. 86
      3. 87
      4. 88
  18. 5.3.17 MDIO
    1. 5.3.17.1 メインドメイン
      1. 91
  19. 5.3.18 MMC
    1. 5.3.18.1 メインドメイン
      1. 94
      2. 95
      3. 96
  20. 5.3.19 OSPI
    1. 5.3.19.1 メインドメイン
      1. 99
  21. 5.3.20 電源
    1. 101
  22. 5.3.21 予約済み
    1. 103
  23. 5.3.22 システム、その他
    1. 5.3.22.1 ブートモードの構成
      1. 5.3.22.1.1 メインドメイン
        
        107
    2. 5.3.22.2 クロック
      1. 5.3.22.2.1 RTC ドメイン
        
        110
      2. 5.3.22.2.2 WKUP ドメイン
        
        112
    3. 5.3.22.3 システム
      1. 5.3.22.3.1 メインドメイン
        
        115
      2. 5.3.22.3.2 RTC ドメイン
        
        117
      3. 5.3.22.3.3 WKUP ドメイン
        
        119
  24. 5.3.23 TIMER
    1. 5.3.23.1 メインドメイン
      1. 122
    2. 5.3.23.2 WKUP ドメイン
      1. 124
  25. 5.3.24 UART
    1. 5.3.24.1 メインドメイン
      1. 127
      2. 128
      3. 129
      4. 130
      5. 131
      6. 132
      7. 133
    2. 5.3.24.2 WKUP ドメイン
      1. 135
  26. 5.3.25 USB
    1. 5.3.25.1 メインドメイン
      1. 138
      2. 139
4. 5.4 ピン接続要件
6 仕様
7 詳細説明
8 アプリケーション、実装、およびレイアウト
9 デバイスおよびドキュメントのサポート
改訂履歴
10メカニカル、パッケージ、および注文情報
1. 10.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）

ANB|373

サーマルパッド・メカニカル・データ

発注情報

6.5 動作性能ポイント

表 6-1 は各デバイスの速度グレードに対するクロックの最大動作周波数を定義し、表 6-2 はデバイスサブシステムとコアクロックに対して唯一の有効な動作性能ポイント (OPP) を定義します。

表 6-1 デバイス速度グレード

速度グレード	最大動作周波数 (MHz)				最大遷移レート (MT/s)⁽¹⁾
速度グレード	A53SS (Cortex-A53x)	MAIN_SYSCLK0	PER_SYSCLK0	WKUP_SYSCLK0	DDR4	LPDDR4
E	833	500	400	400	1600	1600
O	1250	500	400	400	1600	1600

(1) 最大 DDR 周波数は、システムで使用されている特定のメモリタイプ (ベンダ) と PCB 実装に基づいて制限されます。最大 DDR 周波数を実現するための適切な PCB 実装については、『DDR 基板の設計およびレイアウトのガイドライン』を参照してください。

表 6-2 デバイスの動作性能ポイント

OPP	A53SS⁽¹⁾	固定動作周波数オプション (MHz)			MT/s⁽⁴⁾
OPP	A53SS⁽¹⁾	MAIN_SYSCLK0⁽²⁾	PER_SYSCLK0⁽³⁾	WKUP_SYSCLK0⁽²⁾	DDR4	LPDDR4
High	ARM0 PLL バイパスから速度グレード最大値まで	500	400	400	速度グレード最大値	250 (DRAM DLL オフモード) ⁽⁵⁾ から速度グレード最大値まで

(1) 初期動作周波数。ブート時にソフトウェアにより設定されます。ブート後の動的周波数スケーリングをサポート。

(2) 初期動作周波数。ブート時にソフトウェアにより設定されます。初期動作周波数とPLLバイパスとの間で周波数を変更するランタイムをサポート

(3) 固定動作周波数。ブート時にソフトウェアで設定されます。

(4) 最大 DDR 周波数は、システムで使用されている特定のメモリタイプ (ベンダ) と PCB 実装に基づいて制限されます。最大 DDR 周波数を実現するための適切な PCB 実装については、『DDR 基板の設計およびレイアウトのガイドライン』を参照してください。

(5) DDR0_CK0 と DDR0_CK0_n のソースとなる DDR PLL 出力は、通常は周波数単位で定義されます。したがって、バイパスモードで動作している場合、「DRAM DLL オフモード」トランザクションレートは DDR PLL 出力周波数の 2 倍になります。