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LMK5C33216

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Extrem jitterarmer Taktsynchronisierer mit JESD204B für drahtlose Kommunikation mit BAW

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LMK5C33216

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Produktdetails

Function Clock network synchronizer Number of outputs 16 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 50 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Operating temperature range (°C) -40 to 85 Number of input channels 2
Function Clock network synchronizer Number of outputs 16 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 50 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Operating temperature range (°C) -40 to 85 Number of input channels 2
VQFN (RGC) 64 81 mm² (9 mm × 9 mm)
  • BAW APLL with 40 fs RMS jitter at 491.52 MHz
  • Three high-performance digital phase locked loops (DPLLs) with paired analog phase locked loops (APLLs)
    • Programmable DPLL loop bandwidth from 0.01 Hz to 4 kHz
    • -116 dBc/Hz at 100 Hz offset at 122.88 MHz DPLL TDC noise with ≥ 20 MHz TDC rate
  • Two differential or single-ended DPLL inputs
    • 1 Hz to 800 MHz differential
    • Hitless switching with phase cancellation and/or phase slew control
    • Priority based reference selection
  • 16 outputs with programmable format
    • 1000 MHz LVPECL/LVDS/HSDS
    • 3000 MHz CML on OUT4 and OUT6
    • 200 MHz LVCMOS on OUT0 and OUT1
  • Single 3.3-V supply with internal LDOs
  • I2C or 3-wire/4-wire SPI interface
  • Requires single XO/TCXO/OCXO
  • 40-bit DPLL or APLL DCO, < 1 ppt
  • Holdover with phase build out upon exit
  • Zero delay mode with programmable delay
  • User programmable EEPROM
  • Supports 105 °C PCB temperature
  • BAW APLL with 40 fs RMS jitter at 491.52 MHz
  • Three high-performance digital phase locked loops (DPLLs) with paired analog phase locked loops (APLLs)
    • Programmable DPLL loop bandwidth from 0.01 Hz to 4 kHz
    • -116 dBc/Hz at 100 Hz offset at 122.88 MHz DPLL TDC noise with ≥ 20 MHz TDC rate
  • Two differential or single-ended DPLL inputs
    • 1 Hz to 800 MHz differential
    • Hitless switching with phase cancellation and/or phase slew control
    • Priority based reference selection
  • 16 outputs with programmable format
    • 1000 MHz LVPECL/LVDS/HSDS
    • 3000 MHz CML on OUT4 and OUT6
    • 200 MHz LVCMOS on OUT0 and OUT1
  • Single 3.3-V supply with internal LDOs
  • I2C or 3-wire/4-wire SPI interface
  • Requires single XO/TCXO/OCXO
  • 40-bit DPLL or APLL DCO, < 1 ppt
  • Holdover with phase build out upon exit
  • Zero delay mode with programmable delay
  • User programmable EEPROM
  • Supports 105 °C PCB temperature

The LMK5C33216 is a high-performance network clock generator, synchronizer, and jitter attenuator with advanced reference clock selection and hitless switching capabilities designed to meet the stringent requirements of communications infrastructure applications.

The LMK5C33216 integrates 3 DPLLs with programmable loop bandwidth and no external loop filters, maximizing flexibility and ease of use. Each DPLL phase locks a paired APLL to a DPLL reference input. The APLL reference determines the long term frequency accuracy.

The 3 APLLs may operate independent of their paired DPLL and be cascaded from another APLL to provide programmable frequency translation. APLL3 features ultra high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) VCBO technology and can generate output clocks with 40-fs RMS jitter independent of the jitter and frequency of the XO and reference inputs. APLL1 and APLL2 provide options for additional frequency domains.

The device is fully programmable through I2C or SPI interface. The onboard EEPROM can be used to customize system start-up clocks.

The LMK5C33216 is a high-performance network clock generator, synchronizer, and jitter attenuator with advanced reference clock selection and hitless switching capabilities designed to meet the stringent requirements of communications infrastructure applications.

The LMK5C33216 integrates 3 DPLLs with programmable loop bandwidth and no external loop filters, maximizing flexibility and ease of use. Each DPLL phase locks a paired APLL to a DPLL reference input. The APLL reference determines the long term frequency accuracy.

The 3 APLLs may operate independent of their paired DPLL and be cascaded from another APLL to provide programmable frequency translation. APLL3 features ultra high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) VCBO technology and can generate output clocks with 40-fs RMS jitter independent of the jitter and frequency of the XO and reference inputs. APLL1 and APLL2 provide options for additional frequency domains.

The device is fully programmable through I2C or SPI interface. The onboard EEPROM can be used to customize system start-up clocks.

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Technische Dokumentation

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Top-Dokumentation Typ Titel Format-Optionen Neueste englische Version herunterladen Datum
* Datenblatt LMK5C33216 Ultra-Low Jitter Clock Synchronizer with JESD204B for Wireless Communications with BAW datasheet (Rev. B) PDF | HTML 10.03.2021
Anwendungshinweis Termination Guidelines for Differential and Single-Ended Signals PDF | HTML 10.12.2025
Anwendungshinweis ITU-T G.8262 Compliance Test Results for the LMK5C33216 PDF | HTML 23.12.2020
Benutzerhandbuch LMK5C33216 Programming Guide PDF | HTML 18.12.2020

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

LMK5C33216EVM — LMK5C33216 Taktsynchronisator, DPLL 2-Eingang, 16 Ausgänge, Evaluierungsmodul

Das LMK5C33216EVM ist ein Evaluierungsmodul (EVM) für den Netzwerk-Taktgenerator und -Synchronisator LMK5C33216. Das EVM kann für die Evaluierung von Bausteinen, Konformitätstests und Systemprototypen verwendet werden.  Das LMK5C33216 integriert drei analoge PLLs (APLLs) und drei digitale PLLs (...)
Benutzerhandbuch: PDF | HTML
Unterstützte Produkte und Hardware
Vorrätig
Limit:
??asset.out-of-stock-ti_de_DE??
Nicht verfügbar
Support-Software

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

Texas Instruments Taktgeber und Synthesizer (TICS) Pro Software wird verwendet, um die Evaluierungsmodule (EVMs) für Produktnummern mit folgenden Präfixen zu programmieren: CDC, LMK und LMX. Zu diesen Produkten gehören phasengeregelte Schleifen und spannungsgesteuerte Oszillatoren (PLL+VCO), (...)

Unterstützte Produkte und Hardware
Simulationsmodell

LMK5C33216 IBIS model

SNAM241.ZIP (206 KB) - IBIS-Modell
Unterstützte Produkte und Hardware
Designtool

CLOCK-TREE-ARCHITECT — Programmiersoftware Clock Tree Architect

Der Taktbaum-Architekt ist ein Taktbaum-Synthesetool, das Ihren Designprozess optimiert, indem es Taktbaumlösungen auf der Grundlage Ihrer Systemanforderungen erzeugt. Das Tool zieht Daten aus einer umfangreichen Datenbank von Taktgeberprodukten, um eine Multi-Chip-Taktlösung auf Systemebene zu (...)

Unterstützte Produkte und Hardware
Designtool

PLLATINUMSIM-SW — PLL-Schleifenfilter, Phasenrauschen, Sperrzeit und Spur-Simulationstool

PLLATINUMSIM-SW ist ein Simulationstool, mit dem Benutzer detaillierte Designs und Simulationen unserer integrierten PLLatinum™-Schaltkreisen erstellen können, einschließlich der LMX-Serie von phasenverriegelten Schleifen (PLLs) und Synthesizern.

Unterstützte Produkte und Hardware
Gehäuse Pins CAD-Symbole, Footprints und 3D-Modelle
VQFN (RGC) 64 Ultra Librarian
Es gelten die allgemeinen Geschäftsbedingungen von TI für Evaluierungsartikel.

Bestellen & Qualität

Empfohlene Produkte können Parameter, Evaluierungsmodule oder Referenzdesigns zu diesem TI-Produkt beinhalten.

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