DAC37J84
- Resolution: 16-Bit
- Maximum Sample Rate:
- DAC37J84: 1.6 GSPS
- DAC38J84: 2.5 GSPS
- Maximum Input Data Rate: 1.23GSPS
- JESD204B Interface
- 8 JESD204B Serial Input Lanes
- 12.5 Gbps Maximum Bit Rate per Lane
- Subclass 1 Multi-DAC Synchronization
- On-Chip Very Low Jitter PLL
- Selectable 1x -16x Interpolation
- Independent Complex Mixers with 48-bit NCO/
or ±n×Fs/8 - Wideband Digital Quadrature Modulator Correction
- Sinx/x Correction Filters
- Fractional Sample Group Delay Correction
- Multi-Band Mode: Digital Summation of Independent
Complex Signals - 3/4-Wire Serial Control Bus (SPI):1.5V – 1.8V
- Integrated Temperature Sensor
- JTAG Boundary Scan
- Terminal-Compatible with Dual-Channel DAC37J82/
DAC38J82 Family - Power Dissipation: 1.8W at 2.5GSPS
- Package: 10x10mm, 144-Ball Flip-Chip BGA
The terminal-compatible DAC37J84/DAC38J84 family is a low power, 16-bit, quad-channel, 1.6/2.5 GSPS digital to analog converter (DAC) with JESD204B interface.
Digital data is input to the device through 1, 2, 4 or 8 configurable serial JESD204B lanes running up to 12.5 Gbps with on-chip termination and programmable equalization. The interface allows JESD204B Subclass 1 SYSREF based deterministic latency and full synchronization of multiple devices.
The device includes features that simplify the design of complex transmit architectures. Fully bypassable 2x to 16x digital interpolation filters with over 90 dB of stop-band attenuation simplify the data interface and reconstruction filters. An on-chip 48-bit Numerically Controlled Oscillator (NCO) and independent complex mixers allow flexible and accurate carrier placement.
A high-performance low jitter PLL simplifies clocking of the device without significant impact on the dynamic range. The digital Quadrature Modulator Correction (QMC) and Group Delay Correction (QDC) enable complete IQ compensation for gain, offset, phase, and group delay between channels in direct up-conversion applications. A programmable Power Amplifier (PA) protection mechanism is available to provide PA protection in cases when the abnormal power behavior of the input data is detected.
技術資料
| 種類 | タイトル | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|
| * | データシート | Quad-Channel, 16-Bit, 1.6/2.5 GSPS, Digital-to-Analog Converters データシート (Rev. B) | 2014年 3月 24日 | |
| アプリケーション・ノート | DAC3xJ8x SYSREF Configuration | 2017年 9月 27日 | ||
| EVM ユーザー ガイド (英語) | DAC3XJ8XEVM User's Guide (Rev. B) | 2016年 4月 28日 | ||
| EVM ユーザー ガイド (英語) | TSW3XJ8XEVM User's Guide (Rev. B) | 2016年 3月 9日 | ||
| アプリケーション・ノート | System solution for avionics & defense | 2015年 9月 23日 | ||
| ホワイト・ペーパー | Ready to make the jump to JESD204B? White Paper (Rev. B) | 2015年 3月 19日 | ||
| 技術記事 | JESD204B: How to measure and verify your deterministic latency | 2015年 2月 27日 | ||
| EVM ユーザー ガイド (英語) | Interoperability of TI DAC38J84 Family of JESD204B DACs with Altera FPGAs (Rev. A) | 2014年 9月 15日 | ||
| 設計ガイド | Analog Interfacing Networks for DAC348x and Modulators (Rev. A) | 2013年 8月 14日 | ||
| アプリケーション・ノート | High Speed, Digital-to-Analog Converters Basics (Rev. A) | 2012年 10月 23日 | ||
| アプリケーション・ノート | 高速データ変換 | 英語版をダウンロード | 2009年 12月 11日 | |
| アプリケーション・ノート | データ・コンバータのドリフトに関する設計者の必須知識: 最悪劣化度の構成要素を理解して仕様の条件を減らす | 2009年 4月 22日 |
設計および開発
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TI-JESD204-IP — 高速データ・コンバータへの FPGA 接続に役立つ、JESD204 Rapid Design IP (JESD204 採用の迅速設計知的財産)
JESD204 rapid design IP (迅速設計知的財産) は、TI (...)
DATACONVERTERPRO-SW — 高速データ・コンバータ・プロ・ソフトウェア
PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®
設計とシミュレーション向けの環境である PSpice for TI (...)
TIDA-00996 — 同期マルチトランスミッタのリファレンス・デザイン：複数の DAC を時間整合させる方法
TIDA-00409 — 1GHz 帯域幅、デュアル・チャネル・トランスミッタ、最大 4GHｚ、リファレンス・デザイン
TIDA-00335 — High Bandwidth, High Frequency Transmitter Reference Design
| パッケージ | ピン数 | ダウンロード |
|---|---|---|
| FCBGA (AAV) | 144 | オプションの表示 |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL rating / リフローピーク温度
- MTBF/FIT 推定値
- 原材料組成
- 認定試験結果
- 継続的な信頼性モニタ試験結果
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス・デザインが存在する可能性があります。