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ADS62P43

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デュアル・チャネル、14 ビット、80MSPS AD コンバータ（ADC）

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製品詳細

Sample rate (max) (Msps) 80 Resolution (Bits) 14 Number of input channels 2 Interface type DDR LVDS, Parallel CMOS Analog input BW (MHz) 450 Features High Performance Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 587 Architecture Pipeline SNR (dB) 74.8 ENOB (Bps) 12 SFDR (dB) 93 Operating temperature range (°C) -40 to 85 Input buffer No
Sample rate (max) (Msps) 80 Resolution (Bits) 14 Number of input channels 2 Interface type DDR LVDS, Parallel CMOS Analog input BW (MHz) 450 Features High Performance Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 587 Architecture Pipeline SNR (dB) 74.8 ENOB (Bps) 12 SFDR (dB) 93 Operating temperature range (°C) -40 to 85 Input buffer No
VQFN (RGC) 64 81 mm² 9 x 9
  • Maximum Sample Rate: 125 MSPS
  • 14-Bit Resolution with No Missing Codes
  • 95 dB Crosstalk
  • Parallel CMOS and DDR LVDS Output Options
  • 3.5 dB Coarse Gain and Programmable Fine Gain
    up to 6 dB for SNR/SFDR Trade-Off
  • Digital Processing Block with:
    • Offset Correction
    • Fine Gain Correction, in Steps of 0.05 dB
    • Decimation by 2/4/8
    • Built-in and Custom Programmable 24-Tap Low-/High-/
      Band-Pass Filters
  • Supports Sine, LVPECL, LVDS and LVCMOS Clocks and
    Amplitude Down to 400 mVPP
  • Clock Duty Cycle Stabilizer
  • Internal Reference; Supports External Reference also
  • 64-QFN Package (9mm × 9mm)
  • Pin Compatible 12-Bit Family (ADS62P2X)
  • Maximum Sample Rate: 125 MSPS
  • 14-Bit Resolution with No Missing Codes
  • 95 dB Crosstalk
  • Parallel CMOS and DDR LVDS Output Options
  • 3.5 dB Coarse Gain and Programmable Fine Gain
    up to 6 dB for SNR/SFDR Trade-Off
  • Digital Processing Block with:
    • Offset Correction
    • Fine Gain Correction, in Steps of 0.05 dB
    • Decimation by 2/4/8
    • Built-in and Custom Programmable 24-Tap Low-/High-/
      Band-Pass Filters
  • Supports Sine, LVPECL, LVDS and LVCMOS Clocks and
    Amplitude Down to 400 mVPP
  • Clock Duty Cycle Stabilizer
  • Internal Reference; Supports External Reference also
  • 64-QFN Package (9mm × 9mm)
  • Pin Compatible 12-Bit Family (ADS62P2X)

ADS62P4X is a dual channel 14-bit A/D converter family with maximum sample rates up to 125 MSPS. It combines high performance and low power consumption in a compact 64 QFN package. Using an internal sample and hold and low jitter clock buffer, the ADC supports high SNR and high SFDR at high input frequencies. It has coarse and fine gain options that can be used to improve SFDR performance at lower full-scale input ranges.

ADS62P4X includes a digital processing block that consists of several useful and commonly used digital functions such as ADC offset correction, fine gain correction (in steps of 0.05 dB), decimation by 2,4,8 and in-built and custom programmable filters. By default, the digital processing block is bypassed, and its functions are disabled.

Two output interface options exist – parallel CMOS and DDR LVDS (Double Data Rate). ADS62P4X includes internal references while traditional reference pins and associated decoupling capacitors have been eliminated. Nevertheless, the device can also be driven with an external reference. The device is specified over the industrial temperature range (–40°C to 85°C).

ADS62P4X is a dual channel 14-bit A/D converter family with maximum sample rates up to 125 MSPS. It combines high performance and low power consumption in a compact 64 QFN package. Using an internal sample and hold and low jitter clock buffer, the ADC supports high SNR and high SFDR at high input frequencies. It has coarse and fine gain options that can be used to improve SFDR performance at lower full-scale input ranges.

ADS62P4X includes a digital processing block that consists of several useful and commonly used digital functions such as ADC offset correction, fine gain correction (in steps of 0.05 dB), decimation by 2,4,8 and in-built and custom programmable filters. By default, the digital processing block is bypassed, and its functions are disabled.

Two output interface options exist – parallel CMOS and DDR LVDS (Double Data Rate). ADS62P4X includes internal references while traditional reference pins and associated decoupling capacitors have been eliminated. Nevertheless, the device can also be driven with an external reference. The device is specified over the industrial temperature range (–40°C to 85°C).
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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート DUAL CHANNEL 14-BITS 125/105/80/65 MSPS ADC WITH DDR LVDS/CMOS OUTPUTS データシート (Rev. C) 2012年 2月 9日
アプリケーション・ノート Design Considerations for Avoiding Timing Errors during High-Speed ADC, LVDS Dat (Rev. A) 2015年 5月 22日
アプリケーション・ノート Why Use Oversampling when Undersampling Can Do the Job? (Rev. A) 2013年 7月 19日
ユーザー・ガイド TSW4200 Demonstration Kit User's Guide (Rev. C) 2012年 10月 31日
ユーザー・ガイド Interfacing Altera FPGAs to ADS4249 and DAC3482 (TIDA-00069 Reference Guide) 2012年 7月 10日
アプリケーション・ノート Band-Pass Filter Design Techniques for High-Speed ADCs 2012年 2月 27日
アプリケーション・ノート Driving High-Speed ADCs: Circuit Topologies and System-Level Parameters （英語） (Rev. A) 2010年 9月 10日
アプリケーション・ノート 高速データ変換 英語版をダウンロード 2009年 12月 11日
アプリケーション・ノート データ収集と A/D 変換の原理 最新の英語版をダウンロード (Rev.A) PDF | HTML 2009年 8月 5日
アプリケーション・ノート Smart Selection of ADC/DAC Enables Better Design of Software-Defined Radio 2009年 4月 28日
アプリケーション・ノート データ・コンバータのドリフトに関する設計者の必須知識: 最悪劣化度の構成要素を理解して仕様の条件を減らす 2009年 4月 22日
ユーザー・ガイド ADS62PxxEVM Quick Start Guide (Rev C Board) (Rev. A) 2009年 4月 2日
EVM ユーザー ガイド (英語) ADS62PXX EVM User's Guide for EVM Rev. C (Rev. A) 2009年 2月 23日
アプリケーション・ノート CDCE62005 as Clock Solution for High-Speed ADCs 2008年 9月 4日
アプリケーション・ノート CDCE72010 as a Clocking Solution for High-Speed Analog-to-Digital Converters 2008年 6月 8日
アプリケーション・ノート Phase Noise Performance and Jitter Cleaning Ability of CDCE72010 2008年 6月 2日
EVM ユーザー ガイド (英語) ADS62PXX EVM User's Guide 2008年 5月 21日
アプリケーション・ノート アナログ・デジタルの仕様とパフォーマンス特性の用語集 (Rev. A 翻訳版) 最新の英語版をダウンロード (Rev.B) 2008年 1月 18日
アプリケーション・ノート QFN Layout Guidelines 2006年 7月 28日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページを表示してください。

ソフトウェア・プログラミング・ツール

HSADC-SPI-UTILITY — 高速 ADC SPI プログラミング・ツール

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サポート・ソフトウェア

DATACONVERTERPRO-SW — 高速データ・コンバータ・プロ・ソフトウェア

この「高速データ・コンバータ Pro GUI」は、PC (Windows® XP/7/10 対応) 向けプログラムであり、TI の大半の高速データ・コンバータとアナログ・フロント・エンド (AFE) の各プラットフォームの評価を支援する設計を採用しています。DATACONVERTERPRO-SW は、データ・キャプチャとパターン・ジェネレータのカードである TSW14xxx (...)
ユーザー・ガイド: PDF | HTML
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サポート・ソフトウェア

TIGAR Support Files

SBAC120.ZIP (262219 KB)
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シミュレーション・モデル

ADS62Pxx Family TINA-TI Transient Reference Design

SBAM008.ZIP (6 KB) - TINA-TI Reference Design
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シミュレーション・モデル

ADS62Pxx Family TINA-TI Transient Spice Model

SBAM007.TSM (14 KB) - TINA-TI Spice Model
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シミュレーション・モデル

ADS62Pxx IBIS Model (Rev. A)

SLAC176A.ZIP (921 KB) - IBIS Model
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計算ツール

ADC-HARMONIC-CALC — A/D コンバータ（ADC）高調波カリキュレータ

    The ADC Harmonic Calculation tool is an excel based calculator for determining the location in frequency space of high order harmonics following Nyquist aliasing in an analog to digital converter.

    Given an ADC sample rate and the span of a signal of interest the calcultor will determine if the 2nd (...)

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設計ツール

TIGAR (Texas Instruments Graphical Evaluation of ADC Response Tool) (Rev. B)

SBAC119B.ZIP (3547 KB)
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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
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パッケージ ピン数 ダウンロード
VQFN (RGC) 64 オプションの表示
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 材料 (内容)
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

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