LMK04816BEVAL

3 入力、13 出力、クロック・ジッタ・クリーナ、デュアル・カスケード接続 PLL および内蔵 2.5GHz VCO 付

LMK04816BEVAL

購入

概要

LMK04816 は業界最高性能のクロック・コンディショナであり、複数の高度な機能を搭載しているので、クロックの生成、分配、ジッタのクリーニングに優れた性能を発揮し、次世代システムの要件を満たすことができます。デュアル・ループ PLLatinum™ アーキテクチャを採用した結果、1 個の低ノイズ VCXO モジュールを使用して 111fs (フェムト秒) rms 以下のジッタ (12kHz ~ 20MHz) を実現すること、または 1 個の低コスト外付け水晶振動子とバラクタ・ダイオードを使用して 200fs rms 以下のジッタ (12kHz~20MHz) を実現することができます。

このデュアル・ループ・アーキテクチャは、2 個の高性能フェーズ・ロック・ループ (PLL)、1 個の低ノイズ水晶発振器回路、1 個の高性能電圧制御発振器 (VCO) で構成されています。最初の PLL (PLL1) は低ノイズのジッタ・クリーナ機能を実現し、2番目の PLL (PLL2) はクロック生成を行います。PLL1は、外付けのVCXOモジュール、または内蔵の水晶発振器と外付けの調整可能水晶振動子およびバラクタ・ダイオードとともに動作するよう構成できます。非常に狭いループ帯域幅と組み合わせる場合、PLL1 は VCXO モジュールまたは調整可能な水晶振動子が出力する優れた近接位相ノイズ特性 (オフセットは 50kHz 以下) を活用し、入力クロックのクリーニングを実施します。PLL1の出力は、PLL2へのクリーンな基準入力として使用され、内蔵のVCOをロックします。PLL2のループ帯域幅は、ファーアウト位相ノイズ(50kHzよりも高いオフセット)をクリーニングするよう最適化でき、この場合は内蔵のVCOが、PLL1で使用されているVCXOモジュールや調整可能水晶振動子よりも高性能になります。

特長
  • マルチモード:デュアル PLL、シングル PLL、クロック分配
  • デュアル・ループ PLLatinum PLL アーキテクチャ
    • PLL1
      • 複数の入力クロック消失時のホールド・オーバー・モード
        • 自動または手動のトリガ / リカバリ
    • PLL2
      • 低ノイズVCOを内蔵
  • LOS (信号損失) 機能搭載、3 個の冗長型入力クロック
    • 自動と手動の各切り替えモード
  • 50% デューティ・サイクルの出力分周、1 ~ 1045 (偶数と奇数)
  • LVPECL、LVDS、LVCMOS いずれかを選択できる複数のプログラマブル出力
  • 固定型または動的に調整可能な高精度デジタル遅延機能
  • 25ps (ピコ秒) 単位のアナログ遅延制御
  • 13 組の差動出力。最大 26 個のシングルエンド。
    • 最大 6 個の VCXO /水晶振動子バッファ付き出力
  • 0 遅延モード
クロック・ジッタ・クリーナとシンクロナイザ
LMK04816 デュアル・ループ PLL 搭載、3 入力、低ノイズ・クロック・ジッタ・クリーナ

開始する

  1. LMK04816BEVAL のご注文
  2. TICSPRO-SW のダウンロードとインストール
  3. LMK04816BEVAL user's guide (英語) を読む
  4. TICSRPRO-SW を使用してレジスタを構成

購入と開発の開始

評価ボード

LMK04816BEVAL/NOPB — 3 入力、13 出力、クロック・ジッタ・クリーナ、デュアル・カスケード接続 PLL および内蔵 2.5GHz VCO 付

TI.com で取り扱いなし
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技術資料

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種類 タイトル 英語版のダウンロード 日付
* ユーザー・ガイド LMK04816 Low-Noise Clock Jitter Cleaner with Dual Loop PLLs 2012年 7月 2日
証明書 LMK04816BEVAL/NOPB EU Declaration of Conformity (DoC) 2019年 1月 2日

サポートとトレーニング

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