製品詳細

Function Dual-loop PLL Number of outputs 14 RMS jitter (fs) 88 Output frequency (Min) (MHz) 0.001 Output frequency (Max) (MHz) 3200 Input type LVCMOS, LVDS, LVPECL Output type LVDS, LVPECL Supply voltage (Min) (V) 3.15 Supply voltage (Max) (V) 3.3 Features JESD204B Operating temperature range (C) -55 to 105
Function Dual-loop PLL Number of outputs 14 RMS jitter (fs) 88 Output frequency (Min) (MHz) 0.001 Output frequency (Max) (MHz) 3200 Input type LVCMOS, LVDS, LVPECL Output type LVDS, LVPECL Supply voltage (Min) (V) 3.15 Supply voltage (Max) (V) 3.3 Features JESD204B Operating temperature range (C) -55 to 105
WQFN (NKD) 64 81 mm² 9 x 9
  • EP Features
    • Gold Bondwires
    • Temperature Range: –55 to +105 °C
    • Lead Finish SnPb
  • Maximum Distribution Frequency: 3.2 GHz
  • JESD204B Support
  • Ultra-Low RMS Jitter
    • 88-fs RMS Jitter (12 kHz to 20 MHz)
    • 91-fs RMS Jitter (100 Hz to 20 MHz)
    • –162.5 dBc/Hz Noise Floor at 245.76 MHz
  • Up to 14 Differential Device Clocks From PLL2
    • Up to 7 SYSREF Clocks
    • Maximum Clock Output Frequency 3.2 GHz
    • LVPECL, LVDS, HSDS, LCPECL Programmable Outputs From PLL2
  • Up to 1 Buffered VCXO/Crystal Output From PLL1
    • LVPECL, LVDS, 2xLVCMOS Programmable
  • Multi-Mode: Dual PLL, Single PLL, and Clock Distribution
  • Dual Loop PLLatinum™ PLL Architecture
  • PLL1
    • Up to 3 Redundant Input Clocks
      • Automatic and Manual Switchover Modes
      • Hitless Switching and LOS
    • Integrated Low-Noise Crystal Oscillator Circuit
    • Holdover Mode When Input Clocks are Lost
  • PLL2
    • Normalized [1 Hz] PLL Noise Floor of
      –227 dBc/Hz
    • Phase Detector Rate up to 155 MHz
    • OSCin Frequency-Doubler
    • Two Integrated Low-Noise VCOs
  • 50% Duty Cycle Output Divides, 1 to 32
    (Even and Odd)
  • Precision Digital Delay, Dynamically Adjustable
  • 25-ps Step Analog Delay
  • 3.15-V to 3.45-V Operation
  • Package: 64-Pin WQFN (9.0 mm × 9.0 mm × 0.8 mm)
  • EP Features
    • Gold Bondwires
    • Temperature Range: –55 to +105 °C
    • Lead Finish SnPb
  • Maximum Distribution Frequency: 3.2 GHz
  • JESD204B Support
  • Ultra-Low RMS Jitter
    • 88-fs RMS Jitter (12 kHz to 20 MHz)
    • 91-fs RMS Jitter (100 Hz to 20 MHz)
    • –162.5 dBc/Hz Noise Floor at 245.76 MHz
  • Up to 14 Differential Device Clocks From PLL2
    • Up to 7 SYSREF Clocks
    • Maximum Clock Output Frequency 3.2 GHz
    • LVPECL, LVDS, HSDS, LCPECL Programmable Outputs From PLL2
  • Up to 1 Buffered VCXO/Crystal Output From PLL1
    • LVPECL, LVDS, 2xLVCMOS Programmable
  • Multi-Mode: Dual PLL, Single PLL, and Clock Distribution
  • Dual Loop PLLatinum™ PLL Architecture
  • PLL1
    • Up to 3 Redundant Input Clocks
      • Automatic and Manual Switchover Modes
      • Hitless Switching and LOS
    • Integrated Low-Noise Crystal Oscillator Circuit
    • Holdover Mode When Input Clocks are Lost
  • PLL2
    • Normalized [1 Hz] PLL Noise Floor of
      –227 dBc/Hz
    • Phase Detector Rate up to 155 MHz
    • OSCin Frequency-Doubler
    • Two Integrated Low-Noise VCOs
  • 50% Duty Cycle Output Divides, 1 to 32
    (Even and Odd)
  • Precision Digital Delay, Dynamically Adjustable
  • 25-ps Step Analog Delay
  • 3.15-V to 3.45-V Operation
  • Package: 64-Pin WQFN (9.0 mm × 9.0 mm × 0.8 mm)

The LMK04828-EP device is the industry’s highest performance clock conditioner with JESD204B support.

The 14 clock outputs from PLL2 can be configured to drive seven JESD204B converters or other logic devices using device and SYSREF clocks. SYSREF can be provided using both DC and AC coupling. Not limited to JESD204B applications, each of the 14 outputs can be individually configured as high-performance outputs for traditional clocking systems.

The high performance combined with features like the ability to trade off between power or performance, dual VCOs, dynamic digital delay, holdover, and glitchless analog delay make the LMK04828-EP ideal for providing flexible high-performance clocking trees.

The LMK04828-EP device is the industry’s highest performance clock conditioner with JESD204B support.

The 14 clock outputs from PLL2 can be configured to drive seven JESD204B converters or other logic devices using device and SYSREF clocks. SYSREF can be provided using both DC and AC coupling. Not limited to JESD204B applications, each of the 14 outputs can be individually configured as high-performance outputs for traditional clocking systems.

The high performance combined with features like the ability to trade off between power or performance, dual VCOs, dynamic digital delay, holdover, and glitchless analog delay make the LMK04828-EP ideal for providing flexible high-performance clocking trees.

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート LMK04828-EP Ultra-Low-Noise, JESD204B-Compliant Clock Jitter Cleaner データシート PDF | HTML 2017年 4月 3日
アプリケーション・ノート Synchronization of Multiple LMK0482x Devices 2019年 12月 30日

設計および開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

アプリケーション・ソフトウェアとフレームワーク

TICSPRO-SW — TICS (テキサス・インスツルメンツのクロックとシンセサイザ) Pro ソフトウェア

TICS (テキサス・インスツルメンツのクロックとシンセサイザ) Pro ソフトウェアを使用すると、接頭辞 (製品型番の先頭部分) が以下のいずれかに該当する製品と組み合わせて、評価基板 (EVM) をプログラム (設定) することができます。CDC、LMK、LMX。これらの製品は、フェーズ・ロック・ループと電圧制御発振器 (PLL+VCO)、シンセサイザ、クロック関連デバイスを搭載しています。
シミュレーション・モデル

LMK04828 IBIS Model (Rev. F)

SNAM148F.ZIP (175 KB) - IBIS Model
シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
設計ツール

CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング・ソフトウェア

Clock tree architect はクロック・ツリーの合成ツールであり、開発中システムの要件に基づいてクロック・ツリー・ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム・レベルのマルチチップ・クロック供給ソリューションを生成します。
パッケージ ピン数 ダウンロード
WQFN (NKD) 64 オプションの表示

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス・デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

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