Inicio Relojes y sincronización Limpiadores de fluctuación de reloj
Inicio
Relojes y sincronización
Limpiadores de fluctuación de reloj

LMK04826

ACTIVO

Limpiador de fluctuación de reloj compatible con JESD204B de ruido ultrabajo con VCO0 integrado de 1

Haga su pedido ahora
Hoja de datos

LMK04826

ACTIVO
Hoja de datos Haga su pedido ahora

Detalles del producto

Number of input channels 3 Number of outputs 15 RMS jitter (fs) 88 Features JESD204B Output frequency (min) (MHz) 0.225 Output frequency (max) (MHz) 2505 Output type LVCMOS, LVDS, LVPECL Input type LVCMOS, LVDS, LVPECL Operating temperature range (°C) -40 to 85
Number of input channels 3 Number of outputs 15 RMS jitter (fs) 88 Features JESD204B Output frequency (min) (MHz) 0.225 Output frequency (max) (MHz) 2505 Output type LVCMOS, LVDS, LVPECL Input type LVCMOS, LVDS, LVPECL Operating temperature range (°C) -40 to 85
WQFN (NKD) 64 81 mm² (9 mm × 9 mm)
  • JEDEC JESD204B Support
  • Ultra-Low RMS Jitter
    • 88 fs RMS Jitter (12 kHz to 20 MHz)
    • 91 fs RMS Jitter (100 Hz to 20 MHz)
    • –162.5 dBc/Hz Noise Floor at 245.76 MHz
  • Up to 14 Differential Device Clocks from PLL2
    • Up to 7 SYSREF Clocks
    • Maximum Clock Output Frequency 3.1 GHz
    • LVPECL, LVDS, HSDS, LCPECL Programmable Outputs from PLL2
  • Up to 1 Buffered VCXO/Crystal Output from PLL1
    • LVPECL, LVDS, 2xLVCMOS Programmable
  • Dual Loop PLLatinum™ PLL Architecture
  • PLL1
    • Up to 3 Redundant Input Clocks
      • Automatic and Manual Switch-Over Modes
      • Hitless Switching and LOS
    • Integrated Low-Noise Crystal Oscillator Circuit
    • Holdover Mode When Input Clocks are Lost
  • PLL2
    • Normalized [1 Hz] PLL Noise Floor of
      –227 dBc/Hz
    • Phase Detector Rate up to 155 MHz
    • OSCin Frequency-Doubler
    • Two Integrated Low-Noise VCOs
  • 50% Duty Cycle Output Divides, 1 to 32
    (even and odd)
  • Precision Digital Delay, Dynamically Adjustable
  • 25-ps Step Analog Delay
  • Multi-Mode: Dual PLL, Single PLL, and Clock Distribution
  • Industrial Temperature Range: –40 to 85°C
  • Supports 105°C PCB Temperature (Measured at Thermal Pad)
  • 3.15-V to 3.45-V Operation
  • Package: 64-Pin QFN (9.0 mm × 9.0 mm × 0.8 mm)
  • JEDEC JESD204B Support
  • Ultra-Low RMS Jitter
    • 88 fs RMS Jitter (12 kHz to 20 MHz)
    • 91 fs RMS Jitter (100 Hz to 20 MHz)
    • –162.5 dBc/Hz Noise Floor at 245.76 MHz
  • Up to 14 Differential Device Clocks from PLL2
    • Up to 7 SYSREF Clocks
    • Maximum Clock Output Frequency 3.1 GHz
    • LVPECL, LVDS, HSDS, LCPECL Programmable Outputs from PLL2
  • Up to 1 Buffered VCXO/Crystal Output from PLL1
    • LVPECL, LVDS, 2xLVCMOS Programmable
  • Dual Loop PLLatinum™ PLL Architecture
  • PLL1
    • Up to 3 Redundant Input Clocks
      • Automatic and Manual Switch-Over Modes
      • Hitless Switching and LOS
    • Integrated Low-Noise Crystal Oscillator Circuit
    • Holdover Mode When Input Clocks are Lost
  • PLL2
    • Normalized [1 Hz] PLL Noise Floor of
      –227 dBc/Hz
    • Phase Detector Rate up to 155 MHz
    • OSCin Frequency-Doubler
    • Two Integrated Low-Noise VCOs
  • 50% Duty Cycle Output Divides, 1 to 32
    (even and odd)
  • Precision Digital Delay, Dynamically Adjustable
  • 25-ps Step Analog Delay
  • Multi-Mode: Dual PLL, Single PLL, and Clock Distribution
  • Industrial Temperature Range: –40 to 85°C
  • Supports 105°C PCB Temperature (Measured at Thermal Pad)
  • 3.15-V to 3.45-V Operation
  • Package: 64-Pin QFN (9.0 mm × 9.0 mm × 0.8 mm)

The LMK0482x family is the industry’s highest performance clock conditioner with JEDEC JESD204B support.

The 14 clock outputs from PLL2 can be configured to drive seven JESD204B converters or other logic devices, using device and SYSREF clocks. SYSREF can be provided using both DC and AC coupling. Not limited to JESD204B applications, each of the 14 outputs can be individually configured as high-performance outputs for traditional clocking systems.

The high performance, combined with features such as the ability to trade off between power or performance, dual VCOs, dynamic digital delay, holdover, and glitchless analog delay, make the LMK0482x family ideal for providing flexible high-performance clocking trees.

The LMK0482x family is the industry’s highest performance clock conditioner with JEDEC JESD204B support.

The 14 clock outputs from PLL2 can be configured to drive seven JESD204B converters or other logic devices, using device and SYSREF clocks. SYSREF can be provided using both DC and AC coupling. Not limited to JESD204B applications, each of the 14 outputs can be individually configured as high-performance outputs for traditional clocking systems.

The high performance, combined with features such as the ability to trade off between power or performance, dual VCOs, dynamic digital delay, holdover, and glitchless analog delay, make the LMK0482x family ideal for providing flexible high-performance clocking trees.
filter Buscar otro/a Limpiadores de fluctuación de reloj
Descargar Ver vídeo con transcripción Video

Productos similares que pueden interesarle

open-in-new Comparar alternativas
Reemplazo con funcionalidad mejorada del dispositivo comparado
LMK04832 ACTIVO Limpiador de fluctuaciones de reloj JESD204B de 3.2 GHz, 15 salidas y nivel de ruido ultrabajo con b Supports latest JESD standard and VCO up to 3.2 G

Documentación técnica

No se encontraron resultados. Borre su búsqueda y vuelva a intentarlo.
Ver todo 4
Documentación principal Tipo Título Opciones de formato Descargar la versión más reciente en inglés Fecha
* Hoja de datos LMK0482x Ultra Low-Noise JESD204B Compliant Clock Jitter Cleaner With Dual Loop PLLs datasheet (Rev. AS) PDF | HTML 27/09/2017
Nota sobre la aplicación Multi-Clock Synchronization 30/12/2019
Guía del usuario LMK04826/28 User’s Guide (Rev. B) 13/03/2018
Artículo técnico Timing is Everything: Design JESD204B clocking using system reference modes PDF | HTML 16/06/2015

Diseño y desarrollo

Para conocer los términos adicionales o los recursos necesarios, haga clic en cualquier título de abajo para ver la página de detalles cuando esté disponible.

Placa de evaluación

LMK04826BEVM — Módulo de evaluación LMK04826BEVM

The LMK04826BEVM and LMK04828BEVM supports the LMK04820 family of products, the industry's highest performance clock conditioners with JEDEC JESD204B support. The dual loop PLLatinum™ architecture enables sub-100 fs jitter (12 kHz to 20 MHz) using a low noise VCXO module. The dual loop (...)

Productos y hardware compatibles
En inventario
Límite:
??asset.out-of-stock-ti_es_MX??
No disponible
Herramienta de programación de software

CODELOADER — CodeLoader Device Register Programming v4.19.0

The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.

Which software do I use?

Product

(...)

Productos y hardware compatibles
Soporte de software

CLOCKDESIGNTOOL — Clock Design Tool Software

El software de la herramienta de diseño de reloj ayuda con la selección de piezas, el diseño de filtros de bucle y la simulación de soluciones de dispositivos de temporización. Cuando introduce las frecuencias de salida deseadas y una frecuencia de referencia (opcional), la herramienta proporciona (...)

Productos y hardware compatibles
Soporte de software

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

El software profesional de relojes y sintetizadores de Texas Instruments (TICS) p se utiliza para programar los módulos de evaluación (EVM) para números de producto con estos prefijos: CDC, LMK y LMX. Estos productos incluyen bucles de bloqueo de fase y osciladores controlados por tensión (...)

Productos y hardware compatibles
Modelo de simulación

LMK04826 IBIS Model (Rev. C)

SNAM152C.ZIP (153 KB) - Modelo IBIS
Productos y hardware compatibles
Herramienta de diseño

CLOCK-TREE-ARCHITECT — Software de programación de diseño de árbol de reloj

La herramienta de síntesis de tipo árbol de reloj “arquitecto de tipo árbol de reloj” agiliza el proceso de diseño al generar soluciones de árbol de reloj en función de los requisitos del sistema. La herramienta extrae datos de una amplia base de datos de productos de relojes para generar una (...)

Productos y hardware compatibles
Herramienta de diseño

PLLATINUMSIM-SW — Filtro de bucle PLL, ruido de fase, tiempo de bloqueo y herramienta de simulación de impulsos

PLLATINUMSIM-SW es una herramienta de simulación que permite a los usuarios crear diseños detallados y simulaciones de nuestros circuitos integrados PLLatinum™, que incluyen la serie LMX de bucles de bloqueo de fase (PLL) y sintetizadores.

Productos y hardware compatibles
Encapsulado Pines Símbolos CAD, huellas y modelos 3D
WQFN (NKD) 64 Ultra Librarian
Se aplican los Términos y condiciones estándar de TI para los elementos de evaluación.

Pedidos y calidad

Los productos recomendados pueden tener parámetros, módulos de evaluación o diseños de referencia relacionados con este producto de TI.

Soporte y capacitación

Foros de TI E2E™ con asistencia técnica de los ingenieros de TI

Ver todos los temas del foro en inglés

El contenido lo proporcionan “tal como está” TI y los colaboradores de la comunidad y no constituye especificaciones de TI. Consulte los términos de uso.

Si tiene alguna pregunta sobre calidad, encapsulados o pedido de productos de TI, consulte el servicio de asistencia de TI. ​​​​​​​​​​​​​​

Videos