CDCLVP110

Name: CDCLVP110
Brand: TI
SKU: CDCLVP110
Price: 6.944 USD

활성

1:10 LVPECL/HSTL-LVPECL 클록 드라이버

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document-pdfAcrobat Low-Voltage 1:10 LVPECL/HSTL With Selectable Input Clock Driver datasheet (Rev. D) (영어)

CDCLVP110

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제품 상세 정보

Number of outputs

10

Additive RMS jitter (typ) (fs)

300

Core supply voltage (V)

2.5, 3.3

Output supply voltage (V)

2.5, 3.3

Output skew (ps)

30

Operating temperature range (°C)

-40 to 85

Rating

Catalog

Output type

LVPECL

Input type

HSTL, LVPECL

Number of outputs

10

Additive RMS jitter (typ) (fs)

300

Core supply voltage (V)

2.5, 3.3

Output supply voltage (V)

2.5, 3.3

Output skew (ps)

30

Operating temperature range (°C)

-40 to 85

Rating

Catalog

Output type

LVPECL

Input type

HSTL, LVPECL

LQFP (VF)

32

81 mm² 9 x 9

Distributes One Differential Clock Input Pair
LVPECL/HSTL to 10 Differential LVPECL Clock Outputs
Fully Compatible With LVECL/LVPECL/HSTL
Single Supply Voltage Required, ±3.3-V or ±2.5-V Supply
Selectable Clock Input Through CLK_SEL
Low-Output Skew (Typ 15 ps) for Clock-Distribution Applications
VBB Reference Voltage Output for Single-Ended Clocking
Available in a 32-Pin LQFP Package
Frequency Range From DC to 3.5 GHz
Pin-to-Pin Compatible With MC100 Series EP111, ES6111, LVEP111, PTN1111

Distributes One Differential Clock Input Pair
LVPECL/HSTL to 10 Differential LVPECL Clock Outputs
Fully Compatible With LVECL/LVPECL/HSTL
Single Supply Voltage Required, ±3.3-V or ±2.5-V Supply
Selectable Clock Input Through CLK_SEL
Low-Output Skew (Typ 15 ps) for Clock-Distribution Applications
VBB Reference Voltage Output for Single-Ended Clocking
Available in a 32-Pin LQFP Package
Frequency Range From DC to 3.5 GHz
Pin-to-Pin Compatible With MC100 Series EP111, ES6111, LVEP111, PTN1111

The CDCLVP110 clock driver distributes one differential clock pair of either LVPECL or HSTL (selectable) input, (CLK0, CLK1) to ten pairs of differential LVPECL clock (Q0, Q9) outputs with minimum skew for clock distribution. The CDCLVP110 can accept two clock sources into an input multiplexer. The CLK0 input accepts either LVECL/LVPECL input signals, while CLK1 accepts an HSTL input signal when operated under LVPECL conditions. The CDCLVP110 is specifically designed for driving 50-Ω transmission lines.

The VBB reference voltage output is used if single-ended input operation is required. In this case the VBB pin should be connected to CLK0 and bypassed to GND via a 10-nF capacitor.

However, for high-speed performance up to 3.5 GHz, the differential mode is strongly recommended.

The CDCLVP110 is characterized for operation from –40°C to 85°C.

The CDCLVP110 clock driver distributes one differential clock pair of either LVPECL or HSTL (selectable) input, (CLK0, CLK1) to ten pairs of differential LVPECL clock (Q0, Q9) outputs with minimum skew for clock distribution. The CDCLVP110 can accept two clock sources into an input multiplexer. The CLK0 input accepts either LVECL/LVPECL input signals, while CLK1 accepts an HSTL input signal when operated under LVPECL conditions. The CDCLVP110 is specifically designed for driving 50-Ω transmission lines.

The VBB reference voltage output is used if single-ended input operation is required. In this case the VBB pin should be connected to CLK0 and bypassed to GND via a 10-nF capacitor.

However, for high-speed performance up to 3.5 GHz, the differential mode is strongly recommended.

The CDCLVP110 is characterized for operation from –40°C to 85°C.

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상위 문서	유형	직함	날짜
*	Data sheet	Low-Voltage 1:10 LVPECL/HSTL With Selectable Input Clock Driver datasheet (Rev. D)	2011/01/11
	Application note	Clocking Design Guidelines: Unused Pins	2015/11/19
	Application note	AC Coupling Between Differential LVPECL, LVDS, HSTL and CML (Rev. C)	2007/10/17
	Application note	Advantage of Using TI's Lowest Jitter Differential Clock Buffer	2003/08/20
	Application note	DC-Coupling Between Differential LVPECL, LVDS, HSTL, and CML	2003/02/19
	Application note	PCB Layout Guidelines for CDCLVP110	2002/06/12

설계 및 개발

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시뮬레이션 모델

CDCLVP110 IBIS Model (Rev. A)

SCAC032A.ZIP (32 KB) - IBIS Model

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설계 툴

CLOCK-TREE-ARCHITECT — 클록 트리 아키텍트 프로그래밍 소프트웨어

클록 트리 아키텍트는 시스템 요구 사항에 따라 클록 트리 솔루션을 생성하여 설계 프로세스를 간소화하는 클록 트리 합성 툴입니다. 이 툴은 광범위한 클로킹 제품 데이터베이스에서 데이터를 가져와 시스템 수준의 다중 칩 클로킹 솔루션을 생성합니다.

지금 설계하기

설계 툴

PLLATINUMSIM-SW — PLL loop filter, phase noise, lock time, and spur simulation tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

지원되는 제품 및 하드웨어

다운로드 옵션

시뮬레이션 툴

PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®

TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.

TI 설계 및 시뮬레이션 환경용 PSpice는 기본 제공 라이브러리를 이용해 복잡한 혼합 신호 설계를 시뮬레이션할 수 있습니다. 레이아웃 및 제작에 착수하기 (...)

요청

패키지	핀	CAD 기호, 풋프린트 및 3D 모델
LQFP (VF)	32	Ultra Librarian

TI의 평가 항목에 대한 표준 약관이 적용됩니다.

CDCLVP110

1:10 LVPECL/HSTL-LVPECL 클록 드라이버

CDCLVP110

제품 상세 정보

기술 자료

설계 및 개발

CDCLVP110 IBIS Model (Rev. A)

CLOCK-TREE-ARCHITECT — 클록 트리 아키텍트 프로그래밍 소프트웨어

PLLATINUMSIM-SW — PLL loop filter, phase noise, lock time, and spur simulation tool

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