JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.6 JESD204C のレジスタ

JESD204C レジスタのメモリマップされたレジスタを、表 8-58 に示します。表 8-58 にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 8-58 JESD204C のレジスタ
オフセット略称レジスタ名セクション
0x101JMODEセクション 8.3.6.1
0x102JESD_Mセクション 8.3.6.2
0x103JCTRLセクション 8.3.6.3
0x104SHMODEセクション 8.3.6.4
0x105KM1セクション 8.3.6.5
0x106RBDセクション 8.3.6.6
0x107JESD_STATUSセクション 8.3.6.7
0x108REFDIVセクション 8.3.6.8
0x10AMPYセクション 8.3.6.9
0x10B定格セクション 8.3.6.10

表の小さなセルに収まるように、複雑なビット アクセス タイプを記号で表記しています。表 8-59 に、このセクションでアクセス タイプに使用しているコードを示します。

表 8-59 JESD204C のアクセス タイプ コード
アクセス タイプ表記説明
読み取りタイプ
RR読み出し
R-0R
-0		読み出し
0 を返す
R-1R
-1		読み取り
1s を返す
書き込みタイプ
WW書き込み
W1CW
1C		書き込み
1 でクリア
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

8.3.6.1 JMODE レジスタ (オフセット = 0x101) [リセット = 0x00]

JMODE を表 8-60 に示します。

概略表に戻ります。

表 8-60 JMODE レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-0JMODER/W0x0JMODE を指定

8.3.6.2 JESD_M レジスタ（オフセット = 0x102）[リセット = 0x01]

JESD_M を 表 8-61に示します。

概略表に戻ります。

表 8-61 JESD_M レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0JESD_MR/W0x1有効にするサンプルストリームの数（JESD204C コンバータ）を指定します（JESD204C M パラメータ）。有効なストリームの数は、JESD インターフェイスからサンプルを受信するように設定された DAC または DSP チャネルの数に基づいて適切である必要があります（DSP_MODE、MXMODE、DAC_SRC、DSP_L を参照）。JESD_M=0 のとき、SYS_EN がセットされているとき（たとえば、すべての DSP チャネルが入力サンプルを必要としない場合）、JESD インターフェイスは有効になりません。
DSP_MODE =バイパスモード（すべての DSP が無効）。JESD_M は 1 または 2 である必要があります。DAC_SRC を使用して、DAC チャネルを入力ストリーム 0 または 1 にバインドします。
DSP_MODE = 任意の DSP が有効である場合、JESD_M は 0、1、2、4、6、8 である必要があります。サンプルを必要とする各 DSP チャネルに対して、2 つのサンプルストリームを有効化します（DSP_MODE を参照）。DSP に入力サンプルが必要ない場合は、JESD_M = 0 を使用して JESD インターフェイスを無効にします。
ストリーム 0 と 1 は、DSP チャネル 0 に電力を供給します。
ストリーム 2 と 3 は、DSP チャネル 1 に電力を供給します。
ストリーム 4 と 5 は、DSP チャネル 2 に電力を供給します。
ストリーム 6 と 7 は、DSP チャネル 3 に電力を供給します。
注 1：JESD_M は、選択した JMODE に関連付けられている Mx パラメータを超えないようにする必要があります。各 JMODE に関連付けられている Mx 値については、「サポートモード」を参照してください。
有効なレーン数（L）は、L = ceiling(M/Mx*Lx) として計算されます。
JESD_M=1 の使用は、有効なすべての DSP が JESD 以外のモード（例：DDS SPI、DDS ベクトルモード）を使用している場合にのみ有効です。1つのサンプルストリームをトリガーソースとして使用できます（TRIG_TYPEn = 3、TRIG_SELn = 0）。このようにトリガする場合は、JMODE 3 から 7 のみがサポートされ、LT は 32、64、128、または256にする必要があります（DSP_Lを参照）。

8.3.6.3 JCTRL レジスタ (オフセット = 0x103) [リセット = 0x03]

JCTRL を表 8-62 に示します。

概略表に戻ります。

表 8-62 JCTRL レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0x0
6TI_MODER/W0x0
  • 0x0 = JESD204C 標準モード（デフォルト）
  • 0x1 = 特別 TI モード（TI トランスミッタ IP を使用する場合はこれをセットします）。
5サブクラスR/W0x0弾性バッファのリリース方法の指定：
  • 0x0 = サブクラス 0 の動作（デフォルト）。すべてのレーンがバッファへの書き込みを開始したら、すぐに弾性バッファをリリースします。
  • 0x1 = サブクラス 1 の動作。LMFC/LEMC および RBD によって定義されたリリースの機会で弾性バッファをリリースします。
4JENCR/W0x0
  • 0x0 = 8b/10b リンク層を使用
  • 0x1 = 64b/66b リンク層を使用
3-2予約済みR0x0
1SFORMATR/W0x1JESD204C サンプルの入力サンプルフォーマット。
DSP が DSP ストリームモードで設定されている場合は、SFORMAT=1 を使用する必要があります。
  • 0x0 = オフセットバイナリ
  • 0x1 = 符号付き 2 の補数（デフォルト）
0SCRR/W0x1スプリアスノイズを改善し、特定のサンプルペイロードが JESD204C レシーバが誤ったコードグループやレーンアライメントを検出できないようにするため、8b/10b スクランブラを推奨します。このレジスタは、64b/66b モードには影響しません（常にスクランブルされます）。
  • 0x0 = 8b/10b スクランブラ無効
  • 0x1 = 8b/10b スクランブラ有効（デフォルト）

8.3.6.4 SHMODE レジスタ (オフセット = 0x104) [リセット = 0x00]

SHMODE を表 8-63 に示します。

概略表に戻ります。

表 8-63 SHMODE レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-2予約済みR0x0
1-0SHMODER/W0x064b/66b 同期ワードのモードを選択します (マルチブロックごとに 32 ビットのデータ)。これは、JENC=1（64b/66b モード）の場合にのみ適用されます。
注：このデバイスは、JESD204Cコマンド機能をサポートしていません。レシーバーは、すべてのコマンドフィールドを無視します。
  • 0x0 = CRC-12 のチェックを有効化（JESD204C 表41）（デフォルト設定）
  • 0x1 = 予約済み（サポートされていない CRC-3 用）
  • 0x2 = FECを有効化（JESD204C 表45）
  • 0x3 = 予約済み（サポートされていないスタンドアロンコマンドチャネル用）

8.3.6.5 KM1 レジスタ (オフセット = 0x105) [リセット = 0x3F]

KM1 を表 8-64 に示します。

概略表に戻ります。

表 8-64 KM1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0KM1R/W0x3FK はマルチフレームあたりのフレーム数です。8b/10b リンク層を使用する場合は、ここで K-1 をプログラミングします（JENCを参照）。JMODE の設定によっては、K の有効値に制約があります。K に不正な値をプログラミングすると、リンクの誤動作の原因になります。
デフォルト値は、KM1=31で、K=32 に対応します。
注：64b/66b リンク層を使用するモードでは、KM1 レジスタは無視されます。K の実効値は 256 * E/F です。

8.3.6.6 RBD レジスタ (オフセット = 0x106) [リセット = 0x80]

RBD を表 8-65 に示します。

概略表に戻ります。

表 8-65 RBD レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0x0
6-0RBDR/W0x0このレジスタは、弾性バッファのリリースの機会をシフトさせます。RBD を 1 増やすと、リリースの機会が 8 バイト（オクテット）遅れます。
8b/10b モードの場合、有効な RBD 範囲は 0 から K*F/8-1 です。
64b/66b モードの場合、有効な RBD 範囲は 0 から 32 * E-1です。

8.3.6.7 JESD_STATUS レジスタ（オフセット = 0x107）[リセット = 0xXX]

JESD_STATUS を 表 8-66に示します。

概略表に戻ります。

表 8-66 JESD_STATUS レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7EB_ERRW1CX弾性バッファでアンダーフロー/オーバーフローが発生しました。
5JSYNC_STATERXJESD204C SYNC 信号の状態を返します。
0 = 0b0 = SYNC アサ―ト
1 = 0b1 = SYNC デアサ―ト
4予約済みRX
3JESD_ALIGNEDRXLMFC/LEMC が SYSREF によってアラインされ、別の SYSREF パルスがその整列を確認したことを示します。このビットは読み取り専用です（SPI ではクリアできません）。SYSREF_ALIGN_EN および SYS_EN がセットされた後で、整列を達成してこのビットをセットするために、最大 15 の SYSREF パルスが部品で必要になる場合があります。
2PLL_LOCKEDRX高のときは、有効になっているすべての PHY PLL がロックされています。
1-0予約済みRX

8.3.6.8 REFDIV レジスタ (オフセット = 0x108) [リセット = 0x0030]

REFDIV を表 8-67 に示します。

概略表に戻ります。

表 8-67 REFDIV レジスタ フィールドの説明
ビットフィールドタイプリセット説明
15-8予約済みR0x0
7-0REFDIVR/W0x30DAC クロック（FDACCLK）から PHY PLL リファレンスクロック（FREF）を生成する周波数除数を指定します。
次の値が有効です：1、2、3、4、5、6、8、10、12、16、20、24、32、40、48、64、80、96、128。
他の値はすべて予約されており、未定義の動作を生成します。
PLL 制御を参照してください。

8.3.6.9 MPY レジスタ (オフセット = 0x10A) [リセット = 0x0A]

MPY を表 8-68 に示します。

概略表に戻ります。

表 8-68 MPY レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-0MPYR/W0xAPHY の PLL 周波数乗数を指定します。「PLL 制御」を参照してください。この設計では以下の値が有効です：
8 (0x8) = 8x
10 (0xA) = 10x
16 (0x10) = 16x
20 (0x14) = 20x
33 (0x21) = 33x
40 (0x28) = 40x
66 (0x42) = 66x
99 (0x63) = 99x

8.3.6.10 RATE レジスタ (オフセット = 0x10B) [リセット = 0x00]

RATE を表 8-69 に示します。

概略表に戻ります。

表 8-69 RATE レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-3予約済みR0x0
2-0定格R/W0x0Serdes VCO 周波数 FVCO から Serdes ビットレート FBITへの周波数乗数を制御します。すべてのレーンに影響します。「Serdes PLL」セクションを参照してください。
  • 0x0 = 2x
  • 0x1 = 1x
  • 0x2 = 0.5x
  • 0x3 = 0.25x
  • 0x4 = 0.125x
  • 0x5 = 予約済み
  • 0x6 = 予約済み
  • 0x7 = 予約済み