JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

6.9 スイッチング特性

特に明記されていない限り、TA =+ 25°Cでの標準値、動作時の自由空気での動作温度範囲内での最小値および最大値、標準電源電圧、fCLK = 16GHz、外部クロックモード、IFS_SWITCH = 41mA、シングルトーン振幅= 0dBFS、ディザリングおよび DEM 有効。
パラメータ テスト条件 最小値 標準値 最大値 単位
JESD204C SERDES インターフェイス [15:0]SRX-/+
fSERDESMAX SERDES のビットレート最大値 32.5 Gbps
fSERDESMIN SERDES のビットレート最小値 1.5 Gbps
fREFMAX Serdes PLL の基準周波数最大値 2040 MHz
fREFMIN Serdes PLL の基準周波数最小値 82 MHz
fVCOMAX Serdes PLL の周波数最大値 16.25 GHz
fVCOMIN Serdes PLL の周波数最小値 8.125 GHz
SJLF 低周波数サイン波ジッタ耐力 20kHz 5 UI
SJHF 高周波数サイン波ジッタ耐力 20MHz 0.05 UI
BHPUJ 境界設定された高確率の無相関ジッタ耐力 0.25 UI
BHPCJ 境界設定された高確率の相関ジッタ耐力 0.2 UI
TUJ 総ジッタ耐力(2) 0.7 UI
BOOSTCTLE DC に対するデータレートのナイキスト周波数での CTLE ブースト 9 dB
RLDIFF 差動リターン ロス fIN = 0.275 - 0.75*fSERDES -9.7 dB
レイテンシー
TDACCLK DAC クロック周期 1 / fCLK
tPD(RX) Serdes RX アナログ伝搬遅延 Serdes RX アナログ伝搬遅延 250 ps
tPDI 入力クロックの立ち上がりエッジクロスオーバーから出力サンプルクロスオーバーまで 入力クロックの立ち上がりエッジクロスオーバーから出力サンプルクロスオーバーまで 250 ps
tDAC_LAT SYSREF 立ち上がりエッジから DAC 出力までのデジタルパスのレイテンシー XLS 計算ツールを参照
tRELEASE SYSREF の立ち上がりエッジから弾性バッファリリースまでのレイテンシー XLS 計算ツールを参照
tRXIN SERDES 入力から弾性バッファリリースまでのレイテンシー XLS 計算ツールを参照
シリアル プログラミング インターフェイス
fS_C シリアル クロック周波数 15 MHz
tP シリアル クロック周期 33 ns
tPH シリアル クロックパルス幅 高 16 ns
tPL シリアル クロックパルス幅 低 16 ns
tSU SDI 設定 8 ns
tH SDI ホールド 1.5 ns
tIZ SDI TRI-STATE 3 ns
tODZ SDO は TRI-STATE に駆動されます 200fF の負荷 0 6 ns
tOZD 駆動される SDO TRI-STATE 200fF の負荷 0 6 ns
tOD SDO 出力遅延 200fF の負荷 0 6 ns
tCSS SCS 設定 8 ns
tCSH SCS ホールド 1.5 ns
tIAG 相互アクセスギャップ 16 ns
tCRS SCS を RESET に設定 立ち上がりエッジをRESET する 0 ns
tCSH RESET するためにホールドされた SCS 立ち上がりエッジをRESET する 30 ns
高速再設定（FR）およびトリガーインターフェイス
FTRIGCLK FRCLK 周波数 200 MHz
tTRIGCLK_P FRCLK 周期 5 ns
tTRIGCLK_PH FRCLK パルス幅 High 2.4 ns
t FRCLK_PL FRCLK パルス幅 Low 2.4 ns
t TRIG0_3_SU TRIG[3：0] のセットアップ TRIGCLK 出力の立ち上がりエッジに対する比較(3) 2.6 ns
tTRIG0_3_H TRIG[3：0] ホールド TRIGCLK 出力の立ち上がりエッジに対する比較(3) 0.5 ns
tTRIG4_SU TRIG4 設定 TRIGCLK 出力の立ち上がりエッジに対する比較(3) 2.5 ns
tTRIG4_H TRIG4 ホールド TRIGCLK 出力の立ち上がりエッジに対する比較(3) 0.6 ns
tFR_IAG 相互アクセスギャップ 5 ns
tFR_PFIRWAIT FR_PFIR_PROG = 1 を設定した後の待機時間 1024 DACCLK
PLL/VCO 特性
fREF 基準クロック周波数 0.1 3 GHz
fDACCLK コンバータ PLL/VCO 付き DAC サンプルクロック 8.125 17 GHz
PLLRATIO VCO 周波数に対する基準クロックの比率(4) 6 255
PLLDIV VCO 周波数と DAC サンプルクロックの比率 1 1
PNPLL PLL/VCO 位相ノイズ、fREF = 2GHz(1) fVCO = 16GHz、100Hz オフセット -102 dBc/Hz
fVCO = 16GHz、1KHz オフセット -112 dBc/Hz
fVCO = 16GHz、10kHz オフセット -122 dBc/Hz
fVCO = 16GHz、100kHz オフセット -129 dBc/Hz
fVCO = 16GHz、1MHz オフセット -132 dBc/Hz
fVCO = 16GHz、10MHz オフセット -130 dBc/Hz
fVCO = 16GHz、100MHz オフセット -139 dBc/Hz
PNPLLINT 1kHz から 100MHz、fREF = 2GHz(1) fVCO = 20GHz -55 dBc
(1) DAC 出力が 1GHz で測定され、VCO 周波数で正規化。
(2) 高周波数のサイン波ジッタを含みます。ガウスジッタ（GJ）部分は、10-15の BER を基準に定義されます。
(3) TRIGCLK に 4pF の負荷
(4) デバイスは、2N* 3Mをサポートします。ここでは、N = 1 - 16、M = 0 または 1 です