JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.14 NCO_and_Mixer レジスタ

表 8-249 に、NCO_and_Mixer に対してメモリマップされたレジスタを示します。表 8-249 にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 8-249 NCO_AND_MIXER レジスタ
オフセット略称レジスタ名セクション
0x300NCO_CNTLセクション 8.3.14.1
0x301NCO_CONTセクション 8.3.14.2
0x303NCO_ARセクション 8.3.14.3
0x304STREAM_MODEセクション 8.3.14.4
0x305NCO_SSセクション 8.3.14.5
0x306NCO_SQ_MODEセクション 8.3.14.6
0x307NCO_SQ_ENセクション 8.3.14.7
0x308NCO_SQ_SELセクション 8.3.14.8
0x320FREQ_0セクション 8.3.14.9
0x328FREQ_1セクション 8.3.14.10
0x330FREQ_2セクション 8.3.14.11
0x338FREQ_3セクション 8.3.14.12
0x340PHASE_0セクション 8.3.14.13
0x342PHASE_1セクション 8.3.14.14
0x344PHASE_2セクション 8.3.14.15
0x346PHASE_3セクション 8.3.14.16
0x348AMP_0セクション 8.3.14.17
0x34AAMP_1セクション 8.3.14.18
0x34CAMP_2セクション 8.3.14.19
0x34EAMP_3セクション 8.3.14.20
0x360SLEW0セクション 8.3.14.21
0x361SLEW1セクション 8.3.14.22
0x362SLEW2セクション 8.3.14.23
0x363SLEW3セクション 8.3.14.24
0x364DUTY_CYCLE0セクション 8.3.14.25
0x366DUTY_CYCLE1セクション 8.3.14.26
0x368DUTY_CYCLE2セクション 8.3.14.27
0x36ADUTY_CYCLE3セクション 8.3.14.28
0x370FREQ_R_0セクション 8.3.14.29
0x378FREQ_R_1セクション 8.3.14.30
0x380FREQ_R_2セクション 8.3.14.31
0x388FREQ_R_3セクション 8.3.14.32
0x390PHASE_R_0セクション 8.3.14.33
0x392PHASE_R_1セクション 8.3.14.34
0x394PHASE_R_2セクション 8.3.14.35
0x396PHASE_R_3セクション 8.3.14.36
0x398AMP_R_0セクション 8.3.14.37
0x39AAMP_R_1セクション 8.3.14.38
0x39CAMP_R_2セクション 8.3.14.39
0x39EAMP_R_3セクション 8.3.14.40

表の小さなセルに収まるように、複雑なビット アクセス タイプを記号で表記しています。表 8-250 に、このセクションでアクセス タイプに使用しているコードを示します。

表 8-250 NCO_and_Mixer アクセス タイプ コード
アクセス タイプ表記説明
読み取りタイプ
RR読み出し
R-0R
-0		読み出し
0 を返す
書き込みタイプ
WW書き込み
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

8.3.14.1 NCO_CNTL レジスタ（オフセット = 0x300）[リセット = 0x00]

NCO_CNTL を 表 8-251に示します。

概略表に戻ります。

表 8-251 NCO_CNTL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-3予約済みR0x0
2NCO_SCR/W0x0自己コヒーレント NCO モード：このビットがセットされている場合、すべての NCO は DDS/DUC チャネル 0 の NCO からのリファレンスカウンタを使用します。通常これは、NCO_SS レジスタと組み合わせて使用されます。これは、位相コヒーレントモード（NCO_CONT = 0）にのみ影響します。
1予約済みR0x0
0NCO_ENR/W0x0セットすると、DUC サンプルは NCO と混合されます。クリアすると、ミキサ-はバイパスされます。これは DUC モードにのみ適用され、DDS モードには影響しません（DSP_MODEを参照）。

8.3.14.2 NCO_CONT レジスタ（オフセット = 0x301）[リセット = 0x00]

NCO_CONT を 表 8-252に示します。

概略表に戻ります。

表 8-252 NCO_CONT レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0NCO_CONTR/W0x0各ビット NCO_CONT[n] がセットされると、NCOn は位相連続モードで動作します。これは、位相アキュームレータをシードすることなく周波数の変化が発生することを意味します。このビットがクリアされると、NCOn は位相コヒーレントモードで動作します。周波数が変化する間に、位相アキュームレータがマスターカウンタからシードされます。これは、周波数が A から B に変化し、その後 A に戻る場合に、変更が起こらなかった場合でも位相が元の状態に戻ることを意味します。NCO_CONT は、DUC モードと DDS SPI モードにのみ適用されます（DSP_MODEを参照）。

8.3.14.3 NCO_AR レジスタ（オフセット = 0x303）[リセット = 0x00]

NCO_AR を 表 8-253に示します。

概略表に戻ります。

表 8-253 NCO_AR レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0NCO_ARR/W0x0各ビット NCO_AR[n] がセットされると、DSPn に送られるトリガーイベントごとに、NCOn のアキュームレータがリセットされます。NCO_AR は、DUC モードと DDS ストリームモードにのみ適用されます（DSP_MODE を参照）。「DSP Triggering」を参照してください

8.3.14.4 STREAM_MODE レジスタ（オフセット = 0x304）[リセット = 0x00]

STREAM_MODE を 表 8-254に示します。

概略表に戻ります。

表 8-254 STREAM_MODE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6STREAM_MODE3R/W0x0STREAM_MODEn は、DSPn のストリーミングモードを設定します。これは、DDS ストリームモードに設定された DSP チャネルにのみ適用されます。
注：このレジスタは、JESD_EN=0 のときのみ変更する必要があります。
  • 0x0 = sdata[0] 制御ビットを使用して、周波数/位相/振幅を動的にストリーミングします。
  • 0x1 = ストリーム周波数のサンプルのみ（sdata[0] は周波数 LSB）。位相と振幅は、PHASE[n] および AMP[n] レジスタで設定されます。
  • 0x2 = ストリーム位相/振幅のサンプルのみ（sdata[0] は無視される）。周波数は FREQ[n] レジスタによってセットされます。
  • 0x3 = 予約済み
5-4STREAM_MODE2R/W0x0STREAM_MODE3 を参照
3-2STREAM_MODE1R/W0x0STREAM_MODE3 を参照
1-0STREAM_MODE0R/W0x0STREAM_MODE3 を参照

8.3.14.5 NCO_SS レジスタ（オフセット = 0x305）[リセット = 0x00]

NCO_SS を 表 8-255に示します。

概略表に戻ります。

表 8-255 NCO_SS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0
0NCO_SSR/W0x0このビットがセットされている場合、すべての NCO は 256 DAC クロックサイクルごとに継続的に自己同期します。大半のアプリケーションではこの機能は使用されませんが、放射線環境下では、NCO _SS を設定することで、AMP、FREQ、および PHASE レジスタのアップセット耐性値を NCO の内部（非耐性）レジスタに継続的に転送するようにを設定することができます。これは、外部の定期的な同期ソース（SYSREF など）を必要とせずに、放射線下でトーンを生成するのに役立ちます。
NCO の動作中（SYS_EN=1）に NCO _SS を変更することができます。新しい FREQ、AMP、または PHASE の値を書き込むには、最初に NCO_SS をクリアしてから、新しい値を書き込み、再度それをセットします。すべての値が、すべてのNCOで同時に有効になります。
ユーザーは、NCO_SS=1 のときは常に NCO_AR=0 であることを確認する必要があります（そうでない場合、NCOアキュームレータおよびリファレンスカウンタがリセットされます）。
ユーザーが NCO_SC=1 および NCO_CONT=0 もセットした場合、4 つすべての NCO が放射線下でも相互にコヒーレンスを維持します（ただし、外部コンポーネントとのコヒーレンスは保証されません）。各 NCO アキュームレータは、DUC/DDS チャネル 0 のリファレンスカウンタから継続的にシードされます。この機能を使用して、コヒーレントな高調波トーンを生成し、DAC の高調波歪みをキャンセルすることができます。
これは DUC モード、DDS SPI モード、DDS ストリームモードに使用できます。

8.3.14.6 NCO_SQ_MODE レジスタ（オフセット = 0x306）[リセット = 0x00]

NCO_SQ_MODE を 表 8-256に示します。

概略表に戻ります。

表 8-256 NCO_SQ_MODE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0NCO_SQ_MODER/W0x0各ビット NCO_SQ_MODE[n] をセットすると、NCOn の出力は正弦/余弦波形ではなく矩形波を生成します。NCO_SQ_MODE は、DDS モードにのみ適用されます（DSP_MODE を参照）。このモードでは、SLEW レジスタと DUTY_CYCLE レジスタを使用して、波形のスルーレートとデューティサイクルをカスタマイズできます。「NCO 矩形波モード」を参照してください。
DSP チャネルが矩形波を生成するように設定されている場合、その DSP を DAC 出力のみにバインドする必要があります（つまり、他の DSP チャネルを同じ DAC に合計しない）。
注：このレジスタは、JESD_EN=0 のときのみ変更する必要があります。

8.3.14.7 NCO_SQ_EN レジスタ（オフセット = 0x307）[リセット = 0x00]

NCO_SQ_EN を 表 8-257に示します。

概略表に戻ります。

表 8-257 NCO_SQ_EN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0NCO_SQ_ENR/W0x0NCO_SQ_SELn = 0 の場合、NCO_SQ_EN[n] は NCOn の矩形波出力の有効な信号として機能します。「矩形波の有効化」を参照してください。

8.3.14.8 NCO_SQ_SEL レジスタ（オフセット = 0x308）[リセット = 0x0000]

NCO_SQ_SEL を 表 8-258に示します。

概略表に戻ります。

表 8-258 NCO_SQ_SEL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15予約済みR0x0
14-12NCO_SQ_SEL3R/W0x0NCO_SQ_SELn は、NCOn の波形を有効とみなして機能するピンまたはレジスタを選択します。NCO 矩形波モードにのみ適用されます。「矩形波の有効化」も参照してください。
注 1：SYNCB_PIN_FUNC が TRIG ピンの代替入力として SYNCB を割り当てている場合でも、これらの設定は常に物理 TRIG ピンを使用します。
注 2：このモードでは、SYNCB 入力は「高」で有効になります。NCO_SQ_SELn = 5 を使用する場合は、JENC = 1 および SYNCB_PIN_FUNC = 0 を確認します。
  • 0x0 = レジスタビット（デフォルト）
  • 0x1 = TRIG0 ピン（注 1）
  • 0x2 = TRIG1 ピン（注 1）
  • 0x3 = TRIG2 ピン（注 1）
  • 0x4 = TRIG3 ピン（注 1）
  • 0x5 = SYNCB ピン（注 2）
  • 0x6 = 予約済み
  • 0x7 = 予約済み
11予約済みR0x0
8予約済みR0x0
10-8NCO_SQ_SEL2R/W0x0NCO_SQ_SEL3 を参照してください。
7予約済みR0x0
6-4NCO_SQ_SEL1R/W0x0NCO_SQ_SEL3 を参照してください。
3予約済みR0x0
2-0NCO_SQ_SEL0R/W0x0NCO_SQ_SEL3 を参照してください。

8.3.14.9 FREQ_0 レジスタ (オフセット = 0x320) [リセット = 0x0000000000000000]

FREQ_0 を表 8-259 に示します。

概略表に戻ります。

表 8-259 FREQ_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
63-0FREQ[0]R/W0x0NCO0 の周波数を指定します。DUC モード、DDS SPI モード、DDS ストリーム（位相）モードで使用されます。
NCO 周波数（FNCO）は以下の通り：
FNCO = FREQ[0] * 2-64 * FDACCLK
FDACCLK は DAC のサンプル周波数です。FREQ[0] はこのレジスタの整数値です。このレジスタは、符号付きまたは符号なしと解釈できます（どちらの解釈も有効）。
この式を使用して、プログラムの値を決定します：
FREQ[0] = 264 * FNCO /FDACCLK
注：このレジスタの変更は、DSP0 がトリガーを受信するまで有効になりません（「DSP Triggering」を参照）。
注：FREQ[0] は、DSP0 でのトリガーイベント開始の前後に、±320 DAC サイクルのウィンドウ内で更新しないでください。

8.3.14.10 FREQ_1 レジスタ (オフセット = 0x328) [リセット = 0x0000000000000000]

FREQ_1 を表 8-260 に示します。

概略表に戻ります。

表 8-260 FREQ_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
63-0FREQ[1]R/W0x0FREQ[0] を参照

8.3.14.11 FREQ_2 レジスタ (オフセット = 0x330) [リセット = 0x0000000000000000]

FREQ_2 を表 8-261 に示します。

概略表に戻ります。

表 8-261 FREQ_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
63-0FREQ[2]R/W0x0FREQ[0] を参照

8.3.14.12 FREQ_3 レジスタ (オフセット = 0x338) [リセット = 0x0000000000000000]

FREQ_3 を表 8-262 に示します。

概略表に戻ります。

表 8-262 FREQ_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
63-0FREQ[3]R/W0x0FREQ[0] を参照

8.3.14.13 PHASE_0 レジスタ (オフセット = 0x340) [リセット = 0x0000]

PHASE_0 を表 8-263 に示します。

概略表に戻ります。

表 8-263 PHASE_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0PHASE[0]R/W0x0NCOn の位相を指定します。DUC モード、DDS SPI モード、DDS ストリーム（周波数）モードで使用されます。
この値は 64 ビットフィールドに左揃えで配置され、次に位相アキュームレータに追加されます。位相 (ラジアン単位) は PHASE[0] * 2-16 * 2πです。このレジスタは、符号付きまたは符号なしと解釈できます。
注：このレジスタの変更は、DSP0 がトリガーを受信するまで有効になりません（「DSP Triggering」を参照）。
注：PHASE[0] は、DSP0 でのトリガーイベント開始の前後に、±320 DAC サイクルのウィンドウ内で更新しないでください。

8.3.14.14 PHASE_1 レジスタ (オフセット = 0x342) [リセット = 0x0001]

PHASE_1 を表 8-264 に示します。

概略表に戻ります。

表 8-264 PHASE_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0PHASE[1]R/W0x1位相[0] を参照

8.3.14.15 PHASE_2 レジスタ (オフセット = 0x344) [リセット = 0x0002]

PHASE_2 を表 8-265 に示します。

概略表に戻ります。

表 8-265 PHASE_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0PHASE[2]R/W0x2位相[0] を参照

8.3.14.16 PHASE_3 レジスタ (オフセット = 0x346) [リセット = 0x0003]

PHASE_3 を表 8-266 に示します。

概略表に戻ります。

表 8-266 PHASE_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0PHASE[3]R/W0x3位相[0] を参照

8.3.14.17 AMP_0 レジスタ (オフセット = 0x348) [リセット = 0x0000]

AMP_0 を表 8-267 に示します。

概略表に戻ります。

表 8-267 AMP_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0AMP[0]R/W0x0DSP（DDS）チャネル 0 の DDS 振幅を指定します。16 ビット符号付き値。
このレジスタは、DDS SPI モードと DDS ストリームモードに適用されます（DSP_MODE を参照）。DDS ストリームモードの場合、このレジスタは AMP_STREAM = 0 の場合のみ使用されます。
注：このレジスタの変更は、DSP0 がトリガーを受信するまで有効になりません（「DSP Triggering」を参照）。
注：AMP[0] は、DSP0 でのトリガーイベント開始の前後に、±320 DAC サイクルのウィンドウ内で更新しないでください。

8.3.14.18 AMP_1 レジスタ (オフセット = 0x34A) [リセット = 0x0000]

AMP_1 を表 8-268 に示します。

概略表に戻ります。

表 8-268 AMP_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0AMP[1]R/W0x0AMP[0] を参照

8.3.14.19 AMP_2 レジスタ (オフセット = 0x34C) [リセット = 0x0000]

AMP_2 を表 8-269 に示します。

概略表に戻ります。

表 8-269 AMP_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0AMP[2]R/W0x0AMP[0] を参照

8.3.14.20 AMP_3 レジスタ (オフセット = 0x34E) [リセット = 0x0000]

AMP_3 を表 8-270 に示します。

概略表に戻ります。

表 8-270 AMP_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0AMP[3]R/W0x0AMP[0] を参照

8.3.14.21 SLEW0 レジスタ (オフセット = 0x360) [リセット = 0x00]

SLEW0 を表 8-271 に示します。

概略表に戻ります。

表 8-271 SLEW0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0SLEW0R/W0x0DDS チャネル n の DDS 矩形波のスルー時間を指定します。NCO 矩形波モードにのみ適用されます。有効範囲は 0 から 9です。値が大きいほど、スルーレートが高速になります（スルー時間が短くなります）。
スルー時間（度）は以下の通り：90 * 2- SLEW0
スルー時間（ラジアン）は以下の通り：0.5π* 2-SLEW
時間（秒）は以下の通り：0.25*2-SLEW0 / FNCO注：このレジスタへの変更は、DSP0 がトリガーを受信したとき（「DSP Triggering」を参照）、または矩形波出力が「低」でゲートされているときに有効になります。「矩形波の有効化」を参照してください。

8.3.14.22 SLEW1 レジスタ (オフセット = 0x361) [リセット = 0x00]

SLEW1 を表 8-272 に示します。

概略表に戻ります。

表 8-272 SLEW1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0SLEW1R/W0x0SLEW0 を参照してください。

8.3.14.23 SLEW2 レジスタ (オフセット = 0x362) [リセット = 0x00]

SLEW2 を表 8-273 に示します。

概略表に戻ります。

表 8-273 SLEW2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0SLEW2R/W0x0SLEW0 を参照してください。

8.3.14.24 SLEW3 レジスタ (オフセット = 0x363) [リセット = 0x00]

SLEW3 を表 8-274 に示します。

概略表に戻ります。

表 8-274 SLEW3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0SLEW3R/W0x0SLEW0 を参照してください。

8.3.14.25 DUTY_CYCLE0 レジスタ (オフセット = 0x364) [リセット = 0x0800]

DUTY_CYCLE0 を表 8-275 に示します。

概略表に戻ります。

表 8-275 DUTY_CYCLE0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-12予約済みR0x0
11-0DUTY_CYCLE0R/W0x800DDS チャネル n の DDS 矩形波のデューティサイクルを指定します。NCO 矩形波モードにのみ適用されます。デフォルト値（2048 10進）では、デューティサイクルは 50% です。デューティサイクル（パーセント単位）は 100%* DUTY_CYCLE0 / 4096brbr# です注：このレジスタへの変更は、DSP0 がトリガーを受信したとき（「DSP Triggering」を参照）、または矩形波出力が「低」でゲートされているときに有効になります。「矩形波の有効化」を参照してください。

8.3.14.26 DUTY_CYCLE1 レジスタ (オフセット = 0x366) [リセット = 0x0800]

DUTY_CYCLE1 を表 8-276 に示します。

概略表に戻ります。

表 8-276 DUTY_CYCLE1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-12予約済みR0x0
11-0DUTY_CYCLE1R/W0x800DUTY_CLCYE0 を参照してください。

8.3.14.27 DUTY_CYCLE2 レジスタ (オフセット = 0x368) [リセット = 0x0800]

DUTY_CYCLE2 を表 8-277 に示します。

概略表に戻ります。

表 8-277 DUTY_CYCLE2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-12予約済みR0x0
11-0DUTY_CYCLE2R/W0x800DUTY_CLCYE0 を参照してください。

8.3.14.28 DUTY_CYCLE3 レジスタ (オフセット = 0x36A) [リセット = 0x0800]

DUTY_CYCLE3 を表 8-278 に示します。

概略表に戻ります。

表 8-278 DUTY_CYCLE3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-12予約済みR0x0
11-0DUTY_CYCLE3R/W0x800DUTY_CLCYE0 を参照してください。

8.3.14.29 FREQ_R_0 レジスタ (オフセット = 0x370) [リセット = 0xXXXXXXXXXXXXXXXX]

FREQ_R_0 を表 8-279 に示します。

概略表に戻ります。

表 8-279 FREQ_R_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
63-0FREQ_R[0]RXこれにより、DUC/DDS チャネル 0 で現在使用されている周波数設定が読み戻されます。周波数は、FREQ レジスタまたは他のソースで決定できます。バイトが読み取られるたびに値がサンプリングされるため、読み戻し中に周波数が変化した場合に、一貫性のないデータが返される場合があります。

8.3.14.30 FREQ_R_1 レジスタ (オフセット = 0x378) [リセット = 0xXXXXXXXXXXXXXXXX]

FREQ_R_1 を表 8-280 に示します。

概略表に戻ります。

表 8-280 FREQ_R_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
63-0FREQ_R[1]RXFREQ_R[0] を参照

8.3.14.31 FREQ_R_2 レジスタ (オフセット = 0x380) [リセット = 0xXXXXXXXXXXXXXXXX]

FREQ_R_2 を表 8-281 に示します。

概略表に戻ります。

表 8-281 FREQ_R_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
63-0FREQ_R[2]RXFREQ_R[0] を参照

8.3.14.32 FREQ_R_3 レジスタ (オフセット = 0x388) [リセット = 0xXXXXXXXXXXXXXXXX]

FREQ_R_3 を表 8-282 に示します。

概略表に戻ります。

表 8-282 FREQ_R_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
63-0FREQ_R[3]RXFREQ_R[0] を参照

8.3.14.33 PHASE_R_0 レジスタ (オフセット = 0x390) [リセット = 0xXXXX]

PHASE_R_0 を表 8-283 に示します。

概略表に戻ります。

表 8-283 PHASE_R_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0PHASE_R[0]RXこれにより、DUC/DDS チャネル 0 で現在使用されている位相設定が読み戻されます。PHASE レジスタまたは別のソースによって位相を決定することができます。バイトが読み取られるたびに値がサンプリングされるため、読み戻し中に位相が変化した場合に、一貫性のないデータが返される場合があります。

8.3.14.34 PHASE_R_1 レジスタ (オフセット = 0x392) [リセット = 0xXXXX]

PHASE_R_1 を表 8-284 に示します。

概略表に戻ります。

表 8-284 PHASE_R_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0PHASE_R[1]RXPHASE_R[0] を参照

8.3.14.35 PHASE_R_2 レジスタ (オフセット = 0x394) [リセット = 0xXXXX]

PHASE_R_2 を表 8-285 に示します。

概略表に戻ります。

表 8-285 PHASE_R_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0PHASE_R[2]RXPHASE_R[0] を参照

8.3.14.36 PHASE_R_3 レジスタ (オフセット = 0x396) [リセット = 0xXXXX]

PHASE_R_3 を表 8-286 に示します。

概略表に戻ります。

表 8-286 PHASE_R_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0PHASE_R[3]RXPHASE_R[0] を参照

8.3.14.37 AMP_R_0 レジスタ (オフセット = 0x398) [リセット = 0xXXXX]

AMP_R_0 を表 8-287 に示します。

概略表に戻ります。

表 8-287 AMP_R_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0AMP_R[0]RXこれにより、DDS チャネル 0 で現在使用されている振幅設定が読み戻されます。フォーマットは 16 ビット符号付きです。AMP レジスタまたは他のソースによって振幅を決定することができます。非 DDS モードでは、戻り値は定義されていません。バイトが読み取られるたびに値がサンプリングされるため、読み戻し中に振幅が変化した場合に、一貫性のないデータが返される場合があります。

8.3.14.38 AMP_R_1 レジスタ (オフセット = 0x39A) [リセット = 0xXXXX]

AMP_R_1 を表 8-288 に示します。

概略表に戻ります。

表 8-288 AMP_R_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0AMP_R[1]RXAmp_R[0] を参照

8.3.14.39 AMP_R_2 レジスタ (オフセット = 0x39C) [リセット = 0xXXXX]

AMP_R_2 を表 8-289 に示します。

概略表に戻ります。

表 8-289 AMP_R_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0AMP_R[2]RXAmp_R[0] を参照

8.3.14.40 AMP_R_3 レジスタ (オフセット = 0x39E) [リセット = 0xXXXX]

AMP_R_3 を表 8-290 に示します。

概略表に戻ります。

表 8-290 AMP_R_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0AMP_R[3]RXAmp_R[0] を参照