LMK1D2108
- 高性能 LVDS クロック・バッファ・ファミリ：最大 2GHz
- デュアル 1：6 差動バッファ
- デュアル 1：8 差動バッファ
- 電源電圧：1.71V～3.465V
- 小さい付加ジッタ：156.25MHz 時、12kHz～20MHz の範囲で最大 60fs RMS
- 非常に小さい位相ノイズ・フロア：-164dBc/Hz (標準値)
- 非常に小さい伝搬遅延：575ps (最大値)
- 出力スキュー：20ps (最大値)
- 高スイング LVDS (昇圧モード)：AMP_SEL = 1 の場合、500mV VOD (標準値)
- EN ピンによるバンクのイネーブル / ディスエーブル
- フェイルセーフ入力動作
- ユニバーサル入力は LVDS、LVPECL、LVCMOS、HCSL、CML の信号レベルに対応
- LVDS リファレンス電圧 VAC_REF は、容量性結合入力に使用可能
- 産業用温度範囲：–40℃～105℃
- 以下に示すパッケージで供給
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LMK1D2106：6mm × 6mm、40 ピン VQFN (RHA)
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LMK1D2108：7mm × 7mm、48 ピン VQFN (RGZ)
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LMK1D210x クロック・バッファは、2 つのクロック入力 (IN0 および IN1) を、合計 16 ペアの差動 LVDS クロック出力 (OUT0～OUT15) (LMK1D2108 の場合) 、または12 ペアの差動 LVDS クロック出力 (OUT0～OUT11) (LMK1D2106 の場合) に分配します。このとき、クロック分配のスキューを最小限に抑えます。各バッファ・ブロックは 1 つの入力と最大 6 つ (LMK1D2106) または 8 つ (LMK1D2108) の LVDS 出力で構成されます。入力は LVDS、LVPECL、HCSL、CML、LVCMOS のいずれかに対応可能です。
LMK1D210x は、50Ω 伝送経路の駆動に特化して設計されています。シングルエンド・モードで入力を駆動する場合は、未使用の負入力ピンに適切なバイアス電圧を印加する必要があります (Figure 8-6 参照)。
制御ピン (EN) を使用して、出力バンクをイネーブルまたはディセーブルできます。このピンがオープンのままの場 合、両方のバンク出力がイネーブルになります。制御ピンがロジック「0」の場合、両方のバンク出力がディセーブルになります (静的ロジック「0」)。制御ピンがロジック「1」の場合、一方のバンクの出力がディセーブルになりますが、他のバンクの出力はイネーブルになります。このデバイスは、フェイルセーフ機能をサポートしています。さらに、このデバイスは入力ヒステリシスを備えており、入力信号が存在しないときに出力がランダムに発振することを防止します。
このデバイスは、1.8V、2.5V または 3.3V 電源で動作し、-40℃～105℃ (周囲温度) で動作が規定されています。
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | LMK1D210x 低付加ジッタ LVDS バッファ データシート (Rev. A 翻訳版) | PDF | HTML | 英語版 (Rev.A) | PDF | HTML | 2022/03/17 |
設計と開発
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。
LMK1D1216EVM — LMK1D1216 低ジッタ、2:16 LVDS ファンアウト バッファの評価基板
PLLATINUMSIM-SW — PLL ループ フィルタ、位相ノイズ、ロック時間、スプア シミュレーション ツール
PLLATINUMSIM-SW は、開発ユーザーが TI の各種 PLLatinum™ IC の詳細な設計とシミュレーションを行うためのシミュレーション ツールです。これらの IC は LMX シリーズのフェーズ ロック ループ (PLL) とシンセサイザを搭載しています。
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| VQFN (RGZ) | 48 | Ultra Librarian |
購入と品質
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。