CDCLVD1204

アクティブ

低ジッタ、2 入力選択可能、1:4、ユニバーサル入力 LVDS 出力バッファ

製品詳細

Number of outputs 4 Additive RMS jitter (typ) (fs) 171 Core supply voltage (V) 2.5 Output supply voltage (V) 2.5 Output skew (ps) 20 Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVDS Input type LVCMOS, LVDS, LVPECL
Number of outputs 4 Additive RMS jitter (typ) (fs) 171 Core supply voltage (V) 2.5 Output supply voltage (V) 2.5 Output skew (ps) 20 Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVDS Input type LVCMOS, LVDS, LVPECL
VQFN (RGT) 16 9 mm² 3 x 3
  • 2:4 差動バッファ
  • 小さい付加ジッタ:10kHz ~ 20MHz の範囲で 300fs RMS 未満
  • 20ps (最大値) の低い出力スキュー
  • ユニバーサル入力は LVDS、LVPECL、および LVCMOS に対応
  • 制御端子によりクロック入力を選択可能
  • 4 個の LVDS 出力、ANSI EIA/TIA-644A 規格互換
  • クロック周波数:最大 800MHz
  • デバイス電源:2.375V ~ 2.625V
  • LVDS リファレンス電圧 VAC_REF を容量性結合入力に使用可能
  • 産業用温度範囲:-40℃ ~ 85℃
  • 3mm × 3mm、16 ピン VQFN (RGT) パッケージで供給
  • 3kV HBM、1kV CDM を超える ESD 保護
  • 2:4 差動バッファ
  • 小さい付加ジッタ:10kHz ~ 20MHz の範囲で 300fs RMS 未満
  • 20ps (最大値) の低い出力スキュー
  • ユニバーサル入力は LVDS、LVPECL、および LVCMOS に対応
  • 制御端子によりクロック入力を選択可能
  • 4 個の LVDS 出力、ANSI EIA/TIA-644A 規格互換
  • クロック周波数:最大 800MHz
  • デバイス電源:2.375V ~ 2.625V
  • LVDS リファレンス電圧 VAC_REF を容量性結合入力に使用可能
  • 産業用温度範囲:-40℃ ~ 85℃
  • 3mm × 3mm、16 ピン VQFN (RGT) パッケージで供給
  • 3kV HBM、1kV CDM を超える ESD 保護

CDCLVD1204 クロック バッファは、2 つのクロック入力 (IN0 および IN1) のいずれか 1 つを 4 ペアの差動 LVDS クロック出力 (OUT0~OUT3) に分配します。このとき、クロック分配のスキューを最小限に抑えます。CDCLVD1204 は、入力マルチプレクサに 2 つのクロック ソースを接続できます。入力は LVDS、LVPECL、LVCMOS のいずれかに対応可能です。

CDCLVD1204 は、50Ω の伝送経路の駆動に特化して設計されています。シングルエンド モードで入力を駆動する場合には、適切なバイアス電圧、VAC_REFを未使用の負入力ピンに印加する必要があります。

IN_SEL ピンは、どの入力を出力に転送するかを選択します。このピンがオープンのままの場合、出力はディセーブルになります (静的状態)。このデバイスは、フェイルセーフ機能をサポートしています。このデバイスは入力ヒステリシスを備えており、入力信号が存在しないときに出力がランダムに発振することを防止します。

このデバイスは、電源電圧 2.5V の環境で動作し、-40℃~85℃ (周囲温度) で仕様が規定されています。CDCLVD1204 は、小型の 16 ピン 3mm × 3mm VQFN パッケージで提供されます。

CDCLVD1204 クロック バッファは、2 つのクロック入力 (IN0 および IN1) のいずれか 1 つを 4 ペアの差動 LVDS クロック出力 (OUT0~OUT3) に分配します。このとき、クロック分配のスキューを最小限に抑えます。CDCLVD1204 は、入力マルチプレクサに 2 つのクロック ソースを接続できます。入力は LVDS、LVPECL、LVCMOS のいずれかに対応可能です。

CDCLVD1204 は、50Ω の伝送経路の駆動に特化して設計されています。シングルエンド モードで入力を駆動する場合には、適切なバイアス電圧、VAC_REFを未使用の負入力ピンに印加する必要があります。

IN_SEL ピンは、どの入力を出力に転送するかを選択します。このピンがオープンのままの場合、出力はディセーブルになります (静的状態)。このデバイスは、フェイルセーフ機能をサポートしています。このデバイスは入力ヒステリシスを備えており、入力信号が存在しないときに出力がランダムに発振することを防止します。

このデバイスは、電源電圧 2.5V の環境で動作し、-40℃~85℃ (周囲温度) で仕様が規定されています。CDCLVD1204 は、小型の 16 ピン 3mm × 3mm VQFN パッケージで提供されます。

ダウンロード 字幕付きのビデオを表示 ビデオ

お客様が関心を持ちそうな類似品

open-in-new 代替品と比較
比較対象デバイスと同等の機能で、ピン互換製品
LMK1D1204 アクティブ 4 チャネル出力、LVDS 1.8V バッファ Improved jitter performance and wider supported voltage range
比較対象デバイスと類似の機能
LMK00304 アクティブ 4 個の構成可能出力採用、3.1GHz、差動クロック バッファ / レベル シフタ Ultra low additive jitter,1:4 Universal Differential Buffer that can support LVDS
LMK1D1204P アクティブ ピンによる制御機能搭載、4 チャネル出力、LVDS、1.8V、2.5V、3.3V バッファ Improved jitter performance and wider supported voltage range with individual output enable/disable through pin control

技術資料

star =TI が選定したこの製品の主要ドキュメント
結果が見つかりませんでした。検索条件をクリアしてから、再度検索を試してください。
5 をすべて表示
上位の文書 タイプ タイトル フォーマットオプション 最新の英語版をダウンロード 日付
* データシート CDCLVD1204 2:4 低付加ジッタ LVDS バッファ データシート (Rev. C 翻訳版) PDF | HTML 最新英語版 (Rev.B) PDF | HTML 2026年 5月 19日
アプリケーション・ノート Sine to Square Wave Conversion Using Clock Buffers PDF | HTML 2024年 9月 3日
アプリケーション・ノート Clocking Design Guidelines: Unused Pins 2015年 11月 19日
その他の技術資料 クロック&タイミング・ソリューション (Rev. A 翻訳版) 2013年 12月 11日
ユーザー・ガイド Low-Additive Jitter, Four LVDS Outputs Clock Buffer Evaluation Board 2010年 6月 14日

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

CDCLVD1204EVM — CDCLVD1204 評価モジュール

The CDCLVD1204/CDCLVD2102 are high-performance, low-additive jitter clock buffers. They have twouniversal input buffers that support single-ended or differential clock inputs and are selectable through a control pin (for CDCLVD1204 only). The devices also feature on-chip bias generators that can (...)
ユーザー ガイド: PDF
シミュレーション・モデル

CDCLVD1204 IBIS Model (Rev. B)

SLLM089B.ZIP (14 KB) - IBIS Model
設計ツール

CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング ソフトウェア

Clock tree architect はクロック ツリーの合成ツールであり、開発中システムの要件に基づいてクロック ツリー ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム レベルのマルチチップ クロック供給ソリューションを生成します。
設計ツール

PLLATINUMSIM-SW PLL loop filter, phase noise, lock time, and spur simulation tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア

ダウンロードオプション
シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを使用して、複雑なミックスド (...)
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
VQFN (RGT) 16 Ultra Librarian

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報:
  • ファブ拠点
  • アセンブリ拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

TI 製品の品質、パッケージ、ご注文に関するお問い合わせは、TI サポートをご覧ください。​​​​​​​​​​​​​​

ビデオ